用于自旋矩MRAM的混合读取方案

相关申请的交叉引用

本申请要求受益于2011年11月17日提交的美国临时申请 No.61/561,138。

技术领域

在此描述的示例性实施例总的来说涉及集成的磁性装置，更具体 地，涉及用于读取磁电阻存储器(magnetoresistive memories)的方 法。

背景技术

磁电子装置、自旋电子装置和spintronic装置是对于使用主要由 电子自旋导致的效应的装置的类似的术语。在许多信息装置中使用磁 电子学提供非易失性的、可靠的、耐辐射的、高密度数据存储和取回。 所述许多的磁电子信息装置包括(但是不限于)：磁电阻随机存取存 储器(MRAM)、磁性传感器和用于盘驱动器的读/写头。

典型地，MRAM包括磁电阻存储器元件的阵列。每一个磁电阻 存储器元件典型地具有包括由不同的非磁性层分开的多个磁性层的结 构，诸如磁隧道结(MTJ)，并呈现出取决于该装置的磁性状态的电 阻。信息被存储为磁性层中的磁化向量的方向。一个磁性层中的磁化 向量被磁性地固定或钉扎，而另一磁性层的磁化方向可以是自由的， 以在相同的和相反的方向(其分别被称作"平行"和"反平行"状态)之 间切换。与平行和反平行磁状态对应地，磁存储器元件分别具有低(逻 辑"0"状态)和高(逻辑"1"状态)电阻状态。因此，电阻的检测允许 磁电阻存储器元件(诸如，MTJ装置)提供存储在所述磁存储器元件 中的信息。存在两种完全不同的方法来对自由层编程：场切换和自旋 矩(spin-torque)切换。在场切换式MRAM中，使用与MTJ比特相 邻的电流承载线来产生作用在自由层上的磁场。在自旋矩式MRAM 中，利用通过MTJ自身的电流脉冲实现切换。自旋极化隧穿电流承 载的角动量使得自由层反转，最终状态(平行或反平行)由电流脉冲 的极性决定。复位电流脉冲将使最终状态为平行或逻辑“0”。处于复 位电流脉冲的相反极性的置位电流脉冲将使最终状态为反平行或逻辑 “1”。已知在被图案化或以另外的方式布置使得电流基本上垂直于界 面流动的MTJ装置和巨磁电阻装置中，以及在简单的线状结构中在 电流基本上垂直于畴壁流动时，出现自旋矩转移(spin-torque  transfer)。任何这样的呈现出磁电阻的结构潜在地可以成为自旋矩磁 电阻存储器元件。

自旋矩MRAM(ST-MRAM)(也称作自旋矩转移RAM (STT-RAM))是一种正在兴起的存储器技术，其潜在地可用于非 易失性，具有以比场切换式MRAM高得多的密度的不受限制的耐久 性和快速写入速度。由于ST-MRAM切换电流要求随着MTJ尺度的 降低而降低，因此ST-MRAM即使在大多数的先进技术节点也具有良 好的比例缩放的潜力。然而，MTJ电阻的增加的易变性以及在两个电 流方向维持相对高的通过比特单元选择装置的切换电流可能会限制 ST-MRAM的缩放性。

以区块(banks)来限定存储器中存储的数据。排(rank)为处 于第一方向(列)的多个区块，而通道是处于第二方向(行)的多个 区块。用于访问该存储器的处理过程包括行和列识别以及读取或写入 操作所需的若干时钟周期。用于数据传送的带宽可以包括数以千计比 特的行。

对双数据速率(DDR)存储器中的区块的访问一般包括激活 (ACTIVATE)操作，继之以若干读/写操作以及预充电 (PRECHARGE)操作。激活操作打开通常具有1,000或更多比特的 行(或页)。读/写操作执行打开的行中的列(例如，128比特)的读 取或写入。预充电操作将该行关闭。

在激活操作期间，从存储器阵列读取数据页，并将其存储在局部 数据存储锁存器中，以用于后续的来自以及去往局部数据存储锁存器 的读取和写入操作。可以通过激活命令或执行相同操作的任何其它命 令来发起激活操作。在预充电操作期间，来自局部数据存储锁存器的 数据被写回到存储器阵列，结果，该页被认为关闭或在没有新的激活 操作的情况下不可访问。可以通过预充电或自动预充电 (AUTO-PRECHARGE)命令或者执行相同操作的任何其它命令来发 起预充电操作。

参考图1，对于高状态比特102和低状态比特104，高 ST-MRAMMTJ电阻变化和低磁电阻(MR)导致交迭的电阻分布。 已知的利用参考比特的参考读取/感测方案不能成功地对于100％的所 述比特区分高和低状态。即使交迭区域101中的比特数量非常低(或 甚至为零)，由于高和低状态比特的低MR和高电阻变化，中点参考 分布也可能与低或高状态分布交迭，导致读取失败。在现有技术中已 知参考在被读取/感测的比特本身的自参考读取，以解决前述的感测问 题。例如，见美国专利6,744,663，其描述了一种破坏性的自参考读取， 在读取操作期间其要求被读取的比特100％被切换或置位到高或低状 态。切换或置位到高状态或复位到低状态的操作增加了读取功耗。美 国专利公开2009/0323403描述了一种非破坏性的自参考读取，其并使 全MR用于感测信号发展，导致非常低的感测信号。

因此，期望提供一种破坏性的自参考读取方案，其中并行地完成 一个或多个参考读取操作，或首先完成到有条件地阻断对于能够利用 参考读取解析的比特的自参考读取的破坏性阶段。此外，从随后的具 体实施方式和所附权利要求，结合附图和前述的技术领域以及背景技 术，示例性实施例的其它期望的特征和特性将变得明白。

概述

提供了用于读取自旋矩磁电阻随机存取存储器的方法和装置。

第一示例性实施例是一种从自旋矩磁电阻存储器阵列中的多个 比特读取数据的方法，所述方法包括：完成至少一个参考读取操作和 至少一个自参考读取操作。

第二示例性实施例是一种从自旋矩磁电阻存储器阵列中的多个 比特读取数据的方法，所述方法包括：执行所述比特的至少一个参考 读取操作以读取所述比特中的至少一部分；以及执行任何未通过所述 参考读取操作成功读取的比特的自参考读取操作。

第三示例性实施例是一种用于从自旋矩磁电阻存储器阵列中的 多个比特读取数据的电路，所述电路包括：第一电路，其耦接到所述 阵列，并被配置为执行所述比特的参考读取；以及，第二电路，其耦 合到所述阵列和所述第一电路两者，并被配置为执行所述比特的自参 考读取。

附图说明

下面将结合附图说明本发明的实施例，在附图中相同的附图标记 表示相同的元件，并且

图1是已知阵列的多个比特的电阻的高和低状态的图；

图2是可以用来应用根据示例性实施例的方法的存储器互连系统 的框图，其包括在处理器和非易失性存储器之间存储器控制器；

图3是根据第一示例性实施例的用于ST-MRAM中的利用回写 (write-back)的破坏性读取的步骤的流程图；

图4是根据第一示例性实施例的感测放大器的破坏性自参考部分 的电路图；

图5是根据第一示例性实施例的破坏性自参考读取的更详细的流 程图；

图6是根据第二示例性实施例的并行参考读取电路的部分电路 图；

图7是根据第三示例性实施例的另一并行参考读取电路的部分电 路图；

图8A是根据第四示例性实施例的全混合读取方案的部分流程 图；

图8B是图8A的部分流程图的继续；

图8C是图8A的部分流程图的另外的继续；

图9是根据图8的全混合读取方案的阵列的多个比特的电阻的高 和低状态的图；

图10是根据第五示例性实施例的部分混合读取感测放大器的电 路图；

图11是根据图10中的第五示例性实施例的部分混合读取方案的 流程图；和

图12是根据图10和11的部分混合读取方案的阵列的多个比特 的电阻的高和低状态的图。

具体实施方式

下面的具体实施方式在性质上仅仅是说明性的的，而不是意图限 制主题的实施例或这些实施例的应用和用途。在此被描述为示例性的 任何实现方式并不是必然比其它实现方式优选或有利的。此外，意图 不受前述技术领域、背景技术、概述、或下面的详细说明中所呈现的 明示或暗示的原理的限制。

一种从自旋矩磁电阻存储器阵列中的多个比特读取数据的方法 包括：执行所述比特的一个或多个参考读取操作，以读取所述比特中 的至少一部分；以及执行任何未通过所述参考读取操作成功读取的比 特的自参考读取操作。所述参考读取操作可以与所述自参考读取操作 同时发起或在所述自参考读取操作之前发起。所述自参考读取操作还 可以是破坏性自参考读取。根据参考读取操作的输出，对于可以通过 所述参考读取操作解析其状态的比特，有条件地阻断所述自参考读取 的发起或仅仅破坏性自参考读取的破坏性阶段。

出于图示的简化和清楚的目的，附图描述了不同实施例的一般性 结构和/或构建方式。可以省略公知的特征和技术的说明和细节，以避 免不必要地使其它特征模糊。附图中的元素并不必然按比例绘制：某 些特征的尺寸可以相对于其它元素放大，以助于改善对示例实施例的 理解。

列举性的术语，诸如"第一"、"第二"、"第三"等，可以用于区 分类似的元素，并且并不必然用于描述特定的空间或时间顺序。如此 使用的这些术语在适当情况下是可互换的。在此描述的本发明的实施 例例如能够以在此示出或以另外的方式描述的顺序不同的顺序使用。

术语"包括"、"包含"、"具有"及其任何变型用于同义地表示非 排他性的包含。术语"示例性"用于表示"示例的"的意思，而不是“理 想的”。

为了简明起见，在此可能不描述本领域技术人员已知的常规技 术、结构以及原理，包括，例如，标准的磁性随机存取存储器(MRAM) 工艺技术、磁学的基础原理、以及存储器装置的基本操作原理。

在该说明过程期间，可以根据示出了不同示例性实施例的不同附 图，使用相同的标号来标识相同的元素。

在此就功能和/或逻辑模块部件，以及参考可以由不同计算组件 或装置执行的操作、处理任务以及功能，对技术进行描述。这样的操 作、任务以及功能有时被称作是计算机执行的、计算机化的、软件实 现的、或计算机实现的。在实践中，一个或多个处理器装置可以通过 操纵表示在系统存储器中的存储器位置处的数据比特的电信号执行所 描述的操作、任务以及功能，以及信号的其它处理。数据比特被保持 其中的存储器位置是具有与所述数据比特对应的特定的电、磁、光、 电阻、或有机特性的物理位置。应当理解，在附图中所示的不同的时 钟、信号、逻辑以及功能部件可以通过任何数量的被配置执行所指定 的功能的硬件、软件和/或固件部件来实现。例如，系统或部件的实施 例可以采用不同的集成电路部件，例如，存储器元件、数字信号处理 元件、逻辑元件、或查找表等，其可以在一个或多个微处理器或其他 控制装置的控制下执行各种功能。

出于简明的目的，在此可能不详细描述涉及对存储器读取和编程 的常规技术以及某些系统和子系统(及其各操作部件)的其它功能方 面。此外，在此包含的不同附图中所示的连接线意图表示不同元素之 间的示例性功能关系和/或物理耦接。应当注意，在主题的实施例中， 可能存在许多替代的或另外的功能关系或物理连接。

磁电阻随机存取存储器(MRAM)阵列包括位于多个磁电阻比 特附近的感测放大器和写入电流驱动器。在通过磁存储元件(例如， MTJ)施加两个不同且相反的极性(置位或复位)中的任一个的电流 时，写入(或编程)操作开始。在自旋矩转移(STT)或自旋矩(ST) MRAM中采用这样的写入机制。自旋矩效应是本领域技术人员已知 的。简要地说，在电子通过磁性/非磁性/磁性三层结构中的第一磁性 层之后(其中所述第一磁性层基本比第二磁性层更稳定)，电流变得 被自旋极化。第一层与第二层相比高的稳定性可以通过若干因素中的 一个或多个确定，所述因素包括：由于厚度或磁化导致的更大的磁矩， 到相邻的反铁磁层的耦合，如SAF结构中那样到另一铁磁层的耦合， 或者，高的磁各向异性。自旋极化的电子跨过非磁性间隔物，然后通 过自旋角动量的守恒对第二磁性层施加自旋矩，如果电流处于适当方 向，则这使得其磁矩进动(precession)并切换到不同的稳定磁状态。 在从第一层移动到第二层的自旋极化的电子的净电流超出第一临界电 流值时，第二层将使其磁取向切换到与第一层的磁取向平行。如果施 加相反极性的偏置，则从第二层到第一层的电子的净流将把第二层的 磁取向切换为与第一层的磁取向反平行，假设该电流的幅度在第二临 界电流值之上。在该相反方向的切换涉及一部分电子从间隔物和第一 磁性层之间的界面反射并行进回跨该非磁性间隔物与第二磁性层相互 作用。

磁电阻(MR)为材料根据其磁状态改变其电阻值的性质。通常， 对于具有通过导电或隧穿间隔物分开的两个铁磁层的结构，在第二磁 性层的磁化与第一磁性层的反平行时电阻为最高，而在它们平行时为 最低。

图2是示例性存储器系统200的框图，其包括存储器控制器202， 该存储器控制器202执行处理器204和存储器206之间的数据传送。 存储器控制器202和处理器204可以驻留在同一芯片208上，或者， 它们可以驻留在分开的芯片(未示出)上。存储器206包括利用磁隧 道结的非易失性存储器218，优选地，ST-MRAM，以用于数据存储。 非易失性存储器218包括多个非易失性存储器区块228。

控制信号总线232提供来自存储器控制器202的控制信号(诸如， 芯片选择、行访问选通、列访问选通以及写入使能)到非易失性存储 器218。地址总线237和数据线240将存储器控制器202耦接到非易 失性存储器218。在存储器控制器202和非易失性存储器218之间可 以存在其它控制和时钟信号，其在图2中未示出。此外，地址总线237、 控制信号总线232和数据线240可以包括多个线或位。

在操作中，可以在非易失性存储器218中发起对于地址的激活操 作。随后，存储器控制器202发起非易失性存储器218中的读取或写 入操作。在完成非易失性存储器激活操作之后，读取来自非易失性存 储器218的数据。

DDR ST-MRAM中的激活操作执行破坏性自参考读取，其中在 读取处理期间，存储器阵列中的读取数据被复位到逻辑状态“0”。在 激活操作完成时，来自阵列的读取数据被存储在局部数据存储锁存器 中。激活操作后的读/写操作对局部数据存储锁存器而不是ST-MRAM 阵列执行。由于快速锁存操作，在读/写操作之间的小的时间间隔(例 如，5纳秒)是可行的。

图3是流程图，其示出了破坏性自参考读取操作的一个示例性实 施例，其具有立即回写处理300以用于将ST-MRAM存储器的被读取 的比特恢复回到其在该破坏性读取之前的状态。出于示例性的目的， 处理过程300的下面的说明可能涉及上面结合图2说明的元件。应当 理解，处理过程300可以包括任何数量的另外的或替代的任务，图3 中所示的任务不必以所示的顺序执行，并且处理过程300可以并入到 在此未详细描述的具有另外的功能性的更广泛的进程或处理过程中。 此外，可以将图3中所示的任务中的一个或多个从处理过程300的实 施例中省略，只要期望的总体功能性保持不变。

ST-MRAM阵列中的具有立即回写的破坏性自参考读取的第一 示例性实施例包括对非易失性存储器218的磁比特进行第一采样 (302)以提供和存储所采样的电压。示例性采样操作是跨比特施加期 望的电压，Vbit；将所得到的通过该比特的电流转换成电压，Vsample； 以及将Vsample存储到电容器中。施加(304)复位写入电流脉冲以 将该比特置位为0(相当于逻辑状态“0”)。通过在步骤304完成之 后再次采样以及将再次采样的电压与来自步骤302的采样的电压相 比，评估(306)比特状态。一种示例性的再次采样和评估操作是：对 该比特施加与步骤302相同的期望电压Vbit；将增加有可编程偏移电 流的所得到的通过该比特的电流与由于来自步骤302的Vsample导致 的电流相比，以产生电压Veval；以及将Veval与来自步骤302的 Vsample相比以评估比特状态。如此，根据来自302和306的采样的 电压电平，确定比特状态为0或1。例如，如果来自306的采样的电 压高于来自步骤302的采样的电压，则比特状态为0。可以以多种方 式比较采样的电压电平，以解析比特状态。如果(308)比特状态为1， 则施加(310)置位写入电流脉冲以将该比特置位到1，如此执行立即 回写以恢复比特状态。如果(308)比特状态不为1，则不需要写入脉 冲(312)。

根据图4，根据第一示例性实施例的感测放大器的破坏性自参考 部400包括第一和第二镜晶体管402、404，其每一个具有第一电流承 载电极，该第一电流承载电极被配置为连接到第一电压源406。第一 镜晶体管402具有第二电流承载电极，其连接到第一和第二镜晶体管 402、404的控制电极，并被配置为通过提供电流Ioffset(I_偏移)的电 流源410耦接到第二电压源408。第二镜晶体管404具有第二电流承 载电极，其连接到开关晶体管412的第一电流承载电极，所述开关晶 体管412其控制电极被配置为接收电流Ioffset，并且其第二电流承载 电极连接到节点414。电流源410仅仅是对电路提供参考电流的一个 示例。可以以多种其它方式提供该电流，例如，通过利用有源电流镜 代替该电流源。

开关晶体管416的第一电流承载电极连接到节点418，其第二电 流承载电极连接到节点414，并且其控制电极被配置来接收使能信号。 参考晶体管420具有连接到第一参考电压406的第一电流承载电极、 连接到节点418的第二电流承载电极，以及连接到节点422的控制电 极。传输门424耦接在节点418和422之间，电容器426耦接在第一 参考电压406和节点422之间。传输门424可以包括一个或多个使能 控制输入，出于简化其未示出。比较和锁存器428具有连接到节点422 的第一输入以及连接到节点418的第二输入。比较和锁存器428的输 出提供比特处于高或低状态的指示。

nmos跟随器晶体管430具有耦接到节点414的第一电流承载电 极，连接到写入驱动器电路432的输出和第一列选择晶体管434的第 一电流承载电极两者的第二电流承载电极。晶体管430的控制电极连 接到静态电压线458。写入驱动器电路432被配置为在导体468处接 收使能信号。第一列选择晶体管434具有连接到位线436的第二电流 承载电极。所选择的比特438耦接在位线436和字线晶体管440的第 一电流承载电极之间。字线晶体管440的第二电流承载电极连接到源 极线442，并且其控制电极连接到字线444。第二列选择晶体管446 具有连接到源极线442的第一电流承载电极和连接到第三参考电压 448的第二电流承载电极。列选择晶体管434、446两者的控制电极被 配置为接收列选择信号。

写入驱动器电路432在被输入468使能时，在连接到晶体管430、 434的电流承载电极的输出节点处施加高电压。该电路可以以多种方 式实现，例如，通过利用一个电流承载电极连接到406而另一电流承 载电极连接到该输出节点的晶体管来实现。

在操作中(见图5)，通过使能晶体管416、434、440和446， 在比特438上施加读取偏置(Vread)。传输门424被使能，从而将 节点422连接到节点418。通过晶体管420将通过比特438的电流转 换(504)为节点422处的电压(Vsample)，并存储在电容器426中。 在步骤504结束时，传输门424和晶体管416被禁用。通过写入驱动 器电路432施加(506)写入电流以将该比特复位到低状态(替代实施 例可以将比特复位到高状态)。通过使能晶体管416再次对比特438 施加(508)读取偏置(Vread)。在该步骤期间，传输门424被禁用， 从而将节点422从节点418断开连接。开关晶体管412被使能，从而 将偏移电流Ioffset加到节点414。通过将偏移电流Ioffset(通过晶体 管402和404镜像并通过晶体管412供应到节点414)和通过比特438 的电流的和与由于节点422处的电压而通过晶体管420的电流相比较， 在节点418处产生510评估电压(Veval)。注意，通过晶体管412施 加的偏移电流Ioffset具有与通过晶体管434施加的通过比特438的电 流相反的极性，并作用来降低通过晶体管416施加的电流。通过比较 和锁存器428比较(512)节点418和422处的电压，并如步骤512 中所示地确定比特状态。如果该比特处于高状态(514)则施加(516) 写入电流到比特438以写回到高状态。

可以与图4中的电路执行破坏性自参考读取操作500同时地，或 在其之前，发起一个或多个参考读取操作。图6是根据第二示例性实 施例的并行参考读取电路的部分电路图，其包括第三和第四镜晶体管 602、604，每一个具有被配置为连接到第一电压源406的第一电流承 载电极。第三镜晶体管602的第二电流承载电极连接到第三和第四镜 晶体管602、604的控制电极，并被配置为通过提供电流Iref的电流 源610耦接到第二电压源408。电流源610仅仅是对电路提供参考电 流的一个示例。可以以多种其它方式提供该电流，例如，通过利用有 源电流镜代替该电流源。该实施例还包括晶体管680，其控制电极和 第一电流承载电极在节点622处耦接到晶体管604的电流承载电极， 以及其第二电流承载电极耦接到第二电压参考408。晶体管682具有 耦接到节点618的第一电流承载电极、耦接到第二电压参考408的第 二电流承载电极、以及耦接到晶体管604的电流承载电极的控制电极。 在该示例性实施例中，晶体管620的控制电极耦接来接收来自图4中 的节点422的采样电压，并且比较和锁存器628具有直接连接到节点 618的第一输入以及连接到节点622的第二输入。

在操作中，图6中的部分电路将通过节点422处的采样电压在节 点618处产生的电压与通过参考电流Iref在节点622处产生的电压进 行比较，并产生二元电压输出Vout。在节点618处的电压高于节点 622处的电压时，Vout为高或1，否则为低或0。在Iref等于Iref_Rloavg 时，通过平均低电阻状态(逻辑“0”)比特的电流Vout为Vout_reflo。 在Iref等于Iref_Rhiavg时，通过平均高电阻状态(逻辑“1”)比特 的电流Vout为Vout_refhi。

图7是根据第三示例性实施例的并行参考读取电路的部分电路 图，并且包括晶体管702，晶体管702的第一电流承载电极连接到第 一电压源406，其第二电流承载电极连接到晶体管702的控制电极以 及比较和锁存器728的第一输入，并且被配置为通过提供电流Iref的 电流源710耦接到第二电压源408。比较和锁存器628具有耦接来接 收来自图4中的节点422的采样电压的第二输入。在操作中，图7中 的部分电路执行与图6中的相同的操作，然而，以较少数量的晶体管 实现。

在操作中(图8)，通过使能晶体管416、434、440和446，在 比特438上施加(802)读取偏置。传输门424被使能，从而将节点 422连接到节点418。通过比特438的电流被通过晶体管420转换(804) 为节点422处的电压(Vsample)，并存储在电容器426中。在步骤 804之后，传输门424和晶体管416被禁用。分别参考平均低电阻状 态(逻辑“0”)比特，即，Iref＝Iref_Rloavg，以及平均高电阻状态 (逻辑“1”)比特，即，Iref＝Iref_Rhiavg，执行806、808比特的同 时读取。806和808中的同时读取操作可以通过图6和图7中示出的 部分电路执行。如果步骤806的读取中产生的电压不等于1，即， Vout_reflo＝0，或者，读取步骤808中产生的电压不等于0，即， Vout_refhi＝l(810)，以及(1)Vout_reflo和Vout_refhi两者都是1， 则在被读取的比特为高状态(逻辑“1”)比特，或者(2)Vout_refhi 和Vout_reflo两者都为0，则在被读取的比特为低状态比特，步骤812。 由于步骤806和808中的参考电平，因此如果Vout_reflo＝0，则 Vout_refhi需等于0；因此，在该情况下，该比特处于低状态。另一 方面，如果Vout_refhi＝l，则Vout_reflo需等于1；并因此，该比特 在该情况下处于高状态。然而，在步骤810中，步骤806的读取中产 生的电压等于1，即，Vout_reflo＝l，而读取步骤808中产生的电压 等于零，即，Vout_refhi＝0，通过写入驱动器电路432施加(814) 写入电流以将该比特复位到低状态(替代实施例可以将比特复位到高 状态)。通过使能晶体管416再次对比特438施加(816)读取偏置。 在该步骤期间，传输门424被禁用，从而将节点422从节点418断开 连接。开关晶体管412被使能，从而将偏移电流Ioffset加到节点414。 通过将偏移电流Ioffset(通过晶体管402和404镜像并通过晶体管 412供应到节点414)与通过比特438的电流的和与由于节点422处的 电压而通过晶体管420的电流相比较，在节点418处产生(818)评估 电压(Veval)。注意，通过晶体管412施加的偏移电流Ioffset具有 与通过晶体管434施加的通过比特438的电流相反的极性，并作用来 降低通过晶体管416施加的电流。通过比较和锁存器428比较(820) 节点418和422处的电压，并如步骤820中所示地确定比特状态。如 果该比特不处于低状态822，则施加(824)写入电流到比特438以写 回到高状态。如果该比特处于低状态822，则处理过程800完成。

图9是根据图8的全混合读取方案的阵列的多个比特的电阻的高 和低状态的图。参考平均低电阻状态(逻辑“0”)比特执行的步骤 806中的比特的同时读取成功地读取了区域904中的比特。参考平均 高电阻状态(逻辑“1”)比特执行的步骤808中的比特的同时读取成 功地读取了区域902中的比特。区域901中的比特从步骤806和808 分别产生输出Vout_reflo＝l和Vout_refhi＝0，并且处理过程进行到 步骤814。全混合读取方案执行两个同时的参考读取操作，以识别不 能够通过参考读取方案成功读取的比特(区域901中的比特)，并仅 仅对这些比特继续破坏性自参考读取。如此，破坏性读取的损坏阶段 被有条件地阻断，以使功率最小化。在另一实施例中，可以在发起破 坏性自参考读取操作之前执行两个参考读取。在参考读取完成之后， 可以对区域901中的比特发起破坏性自参考读取。步骤806和808分 别参考平均低电阻状态比特和平均高电阻状态比特执行参考读取。在 其它实施例中，步骤806和808可以利用可通过写入到寄存器而编程 的任何参考执行参考读取。此外，在另一实施例中，处理过程800中 的破坏性自参考读取可以是非破坏性的自参考读取，其中该非破坏性 的自参考读取基于参考读取的结果有条件地执行。

图10是根据第五示例性实施例的部分混合读取感测放大器的电 路图，其中使用相同的标号来标识图4的相同的元件。在图10的电路 中，晶体管430、434的电流承载电极连接到第一下电流写入驱动器(部 分1)1052和第二上电流写入驱动器(部分2)1054，晶体管446的 电流承载电极连接到第一上电流写入驱动器(部分1)1056和第二下 电流写入驱动器(部分2)1058。另外，传输门1060耦接在节点418 和比较和锁存器428之间。晶体管1062具有连接到第一参考电压406 的第一电流承载电极，并且其控制电极和第二电流承载电极通过传输 门1064耦接到比较和锁存器428。晶体管1062的第二电流承载电极 还通过电流源1066耦接到第二电压源408。

第一与门1068响应于比较和锁存器428的输出和复位信号提供 使能信号到下电流写入驱动器(部分1)1052以及第二下电流写入驱 动器(部分2)1058。第二与门1070响应于比较和锁存器428的输出 和写回(write_back)信号提供使能信号到第二上电流写入驱动器(部 分2)1054以及第一上电流写入驱动器(部分1)1056。

第一下电流写入驱动器(部分1)1052是这样的电路，其在被输 入dn_en使能时，在连接到晶体管430、434的电流承载电极的输出 节点处施加第四参考电压。第一下电流写入驱动器(部分1)1052可 以以多种方式实现，例如，通过利用一个电流承载电极连接到406而 另一电流承载电极连接到该输出节点的晶体管来实现。类似地，第一 上电流写入驱动器(部分1)1056是这样的电路，其在被输入up_en 使能时，在连接到晶体管446的电流承载电极的输出节点处施加第五 参考电压。第一上电流写入驱动器(部分1)1056可以以多种方式实 现，例如，通过利用一个电流承载电极连接到406而另一电流承载电 极连接到该输出节点的晶体管来实现。

第二上电流写入驱动器(部分2)1054是这样的电路，其在被输 入up_en使能时，在连接到晶体管430、434的电流承载电极的输出 节点处施加第六参考电压(在幅度上低于第五参考电压)或第三参考 电压448。第二上电流写入驱动器(部分2)1054可以以多种方式实 现，例如，利用一个电流承载电极连接到第三参考电压448而另一电 流承载电极连接到该输出节点的晶体管来实现。类似地，第二下电流 写入驱动器(部分2)1058是这样的电路，其在被输入dn_en使能时， 在连接到晶体管446的电流承载电极的输出节点处施加第七参考电 压。第二下电流写入驱动器(部分2)1058可以以多种方式实现，例 如，通过利用一个电流承载电极连接到第三参考电压448而另一电流 承载电极连接到该输出节点的晶体管来实现。

在操作中(见图11)，通过使能晶体管416、434、440和446， 跨比特438施加(1102)读取偏置(Vread)。传输门424被使能， 从而将节点422连接到节点418。通过比特438的电流被通过晶体管 420转换(1104)为节点422处的电压(Vsample)，并存储在电容器 426中。在步骤1104结束时，传输门424、1060和晶体管416被禁用。 参考平均低电阻状态(逻辑“0”)比特，即，Iref＝Iref_Rloavg，执 行(1106)比特的读取。在1106期间，传输门1064被使能，并且比 较和锁存器428在节点1080处产生输出电压Vout_reflo。如果步骤 1106的读取中产生的电压不等于一(1108)，则该比特等于低状态。 然而，如果该电压等于一(1108)，则通过与门1068将dn_en断言 为高，来施加(1110)写入电流以复位该比特到低状态，断言dn_en 高还使能下电流写入驱动器部分11052和下电流写入驱动器部分2 1058。通过使能晶体管416再次跨比特438施加(1112)读取偏置。 在该步骤期间，传输门424被禁用，从而将节点422从节点418断开 连接。开关晶体管412被使能，从而将偏移电流Ioffset加到节点414。 通过将偏移电流Ioffset(通过晶体管402和404镜像并通过晶体管412 供应到节点414)和通过比特438的电流的和与由于节点422处的电 压而通过晶体管420的电流进行比较，在节点418处产生(1114)评 估电压(Veval)。注意，通过晶体管412施加的偏移电流Ioffset具 有与通过晶体管434施加的通过比特438的电流相反的极性，并且作 用来降低通过晶体管416施加的电流。通过比较和锁存器428比较 (1116)节点418和422处的电压，并确定比特状态，如步骤1116 中所示。如果该比特处于高状态(1118)，则通过断言写回信号以及 使能与门1070(其产生up_en高，使能上电流写入驱动器部分11056 和部分21054)，施加(1120)写入电流到比特438以写回高状态。 如果该比特不处于高状态(1118)，则处理过程1100完成。

图12是根据图10和11的部分混合读取方案的阵列的多个比特 的电阻的高和低状态的图。参考平均低电阻状态(逻辑“0”)比特执 行的在步骤1106中比特的同时读取成功地读取了区域1204中的比特。 区域1201中的比特从步骤1106产生输出Vout_reflo＝l，处理过程进 行到步骤1110。部分混合读取方案执行一同时参考读取操作来识别不 能通过参考读取方案成功读取的比特(区域1201中的比特)，并仅仅 对这些比特继续破坏性自参考读取。因此，破坏性读取的损坏阶段被 有条件地阻断，以使功率最小化。在另一实施例中，可以在发起破坏 性自参考读取操作之前执行参考读取。在参考读取完成后，可以对区 域1201中的比特发起破坏性自参考读取。步骤1106参考平均低电阻 状态比特执行参考读取。在其它实施例中，步骤1106可以利用可编程 的任何参考执行参考读取。

尽管在前述的详细说明中已经呈现了至少一个示例性实施例，但 是应当理解，存在大量的变型。此外，示例性实施例可以应用到包括 任何电阻性存储器元件的存储器阵列。还应当理解，这些示例性实施 例仅仅是示例，并不意图以任何方式限制本发明的范围、应用性或配 置。而是，前述的详细说明将提供本领域技术人员以实现本发明的示 例性实施例的方便的指引，应理解，在示例性实施例中所描述的项素 的功能和布置中可以进行各种改变而不偏离如所附权利要求提出的本 发明的范围。