一种抗单粒子效应的N沟道场效应晶体管及其制作方法

技术领域

本发明涉及集成电路技术，特别涉及一种具有抗辐照能力的抗单粒子效应 的N沟道场效应晶体管及其制作方法。

背景技术

辐照会对集成电路的性能产生严重的影响，辐射环境对集成电路主要造成总 剂量效应和单粒子效应两种影响。随着微电子工艺的进步，器件特征尺寸越来 越小，总剂量效应对集成电路的影响已经越来越弱，而单粒子效应的影响在不 断加大。

单粒子效应是指单个高能粒子穿透电子器件敏感区域时，在其轨迹上造成电 离并沉积电荷，这些所产生的沉积电荷被敏感区域所收集，造成器件或电路逻 辑状态改变或者损毁。单粒子效应分为硬错误和软错误两大类。硬错误是指单 粒子造成器件永久性损毁。软错误是指单粒子造成电路逻辑状态发生改变，但 器件并未损毁。软错误中，最主要的是单粒子翻转和单粒子瞬态。单粒子瞬态 已随着器件特征尺寸的减小和时钟频率的增加而逐渐取代单粒子翻转成为单粒 子所造成软错误的主要来源。

针对单粒子瞬态的加固方法可分为器件级加固和电路级加固两种，电路级加 固中最常见的是三倍冗余电路加固方法，但采用该方法需要牺牲大量的电路面 积，同时也会增加电路响应时间。而器件级加固只需牺牲极小的面积便能获得 良好的抗辐照性能收益，同时还不会对电路性能产生较大影响。

发明内容

为了解决上述技术问题，本发明提供一种抗单粒子效应的N沟道场效应晶 体管及制作方法。

为解决上述技术问题，本发明的技术方案是：包括半导体衬底(101)、外延 层、源区、漏区，源区与漏区之间设有第一阈值电压注入区，所述漏区的外围 设有环形深掺杂漏区，深掺杂漏区与漏区之间设有第二阈值电压注入区，源区 与第一阈值电压区之间、漏区与第一阈值电压区之间、漏区与第二阈值电压区 以及深掺杂漏区与第二阈值电压区之间均设置有轻掺杂源漏区；在源区与深掺 杂漏区外侧设置槽隔离。

上述的抗单粒子效应的N沟道场效应晶体管中，所述深掺杂漏区的是注入 砷，注入剂量为1×10¹⁵cm^-2，注入能量为30keV。所述第二阈值电压注入区是 注入硼，注入剂量为2×10¹⁵cm^-2，注入能量为3keV。

一种抗单粒子效应的N沟道场效应晶体管的制作方法如下：

本发明的有益效果在于：本发明在传统N沟道场效应晶体管漏区外围环绕 一圈深掺杂漏区，为了防止深掺杂漏区与漏区相互之间的电压影响，在深掺杂 漏区与漏区之间设有第二阈值电压注入区。附加的深掺杂漏区能够在单粒子入 射敏感漏区产生漏斗效应后有效地辅助漏区收集电荷，使得器件在受到单粒子 辐照后漏区所吸收电荷量及吸收时间大大减少，有效地减小了单粒子瞬态电流 脉冲时间与峰值，并屏蔽一定线性能量传输值的单粒子在反相器链中所造成的 瞬态电压脉冲，提高了器件或电路的抗辐照能力。同时，因为第二阈值电压区 的电压阻断作用，深掺杂漏区上的电压不会对漏区有影响。

附图说明

图1是本发明的剖面结构示意图。

图2是本发明应用于多器件中的布局俯视示意图。

图3是本发明中单粒子入射本发明敏感节点时电荷收集路径示意图。

图4是本发明与常规器件在单粒子入射后漏区所产生的瞬态电流脉冲对比 图。

图5是本发明与常规器件在不同线性能量传输值的单粒子入射后七级反相 器链终端所产生的电压脉冲宽度对比图。

具体实施方式

下面结合附图以及实施例对本发明进行详细说明。

如图1所示，图1是本发明抗单粒子效应的N沟道场效应晶体管的剖面结构示 意图。101为重掺杂衬底；外延层102生长在衬底101之上；外延层102之上，漏 区110与源区111位于两端；第一阈值电压注入区103位于漏区110与源区111之间， 其上面是栅氧层及栅极；漏区电极108与漏区110相连，并连接电压V_DD；深掺杂 漏区105位于外延层102之上，漏区110右侧；深掺杂漏区105与漏区110之间为第 二阈值电压注入区104；深掺杂漏区电极106与深掺杂漏区105相连，并连接电压 V_DD；源区111与第一阈值电压区103之间、漏区110与第一阈值电压区103之间、 漏区110与第二阈值电压区104和深掺杂漏区与第二阈值电压区104之间均设置 有轻掺杂源漏区109；在源区111与深掺杂漏区105外侧设置槽隔离107，槽隔离 可以为深槽隔离，也可以为浅槽隔离。

图中N沟道场效应晶体管抗单粒子加固结构，包括普通N沟道场效应管所具 备的漏栅源结构，同时附加了第二阈值电压注入区与深掺杂漏区，深掺杂漏区 始终与V_DD相连接。所述第二阈值电压注入区的设置是为了间隔漏区与深掺杂漏 区，阻断深掺杂漏区在接入V_DD后所产生的电场因漏区与深掺杂漏区之间沟道过 短而对漏区所产生的影响。第二阈值电压注入区的工艺与第一阈值电压注入区 完全相同，与标准CMOS工艺所兼容，可以在制备第一阈值电压注入区的同时制 备第二阈值电压注入区以缩短生产周期。所述深掺杂漏区的深度为漏区的1～3 倍，其俯视形状如图2所示，设置为环绕漏区式。其环绕方式为“工”字形，也可 为马蹄形、栅栏形等。以上两种关于深掺杂漏区的设置均是为了增加深掺杂漏 区在单粒子入射敏感漏区后吸收电荷的面积，以增强其辅助漏区收集电荷的能 力。

单粒子入射器件中时，其能量将会损失，损失的能量将会引起器件材料的 直接电离，直接电离产生的电子与空穴仍具有相当大的能量，能够继续引起器 件材料的二次电离，因此，在单粒子入射轨迹处将会产生大量电子空穴对。当 器件不存在电场时，所产生的电子空穴对将会自动复合，不对器件造成影响。 但当存在电场时，所产生的电子/空穴将会被器件敏感电极所收集，产生瞬时电 流，从而影响器件工作，产生软错误。在N沟道场效应晶体管中，反偏漏/体结 是敏感节点，其耗尽区的强电场将会通过电荷漂移的方式收集单粒子入射后产 生的电子。

201为源区；源区201右侧为漏区203；漏区之上为漏区电极202；漏区203右 侧为深掺杂漏区204，可以为“工”字型，也可以为马蹄形、环形、栅栏形等；205 为深掺杂漏区电极，与深掺杂漏区204相连。

如图3所示，图3为单粒子入射本发明敏感节点时电荷收集路劲示意图。单 粒子入射本发明敏感漏区之后将产生大量电子空穴对，对于N沟道场效应晶体 管，敏感节点将会收集电子，而空穴将会扩散至外延区，并最终至衬底自然消 散。本发明中的电子将会产生两种路径，第一路径为在漏区下方耗尽区的强电 场作用下通过电荷漂移至漏区；第二路径为在深掺杂漏区的电场影响下通过电 荷漂移至深掺杂漏区。因为深掺杂漏区的吸收面积大，吸收路径短，吸收效率 高，大量由单粒子效应产生的电子被深掺杂漏区所收集，从而有效地减小了漏 区所收集电荷量，所产生的电流脉冲峰值及持续时间也因此而减小，如图4所示。 当将本发明应用于七级反相器链中时，当单粒子入射后反相器链终端所产生的 电压脉冲宽度将大幅降低，特别是能够屏蔽部分低线性能量传输值的单粒子所 产生的电压脉冲，如图5所示。

本发明提出的针对抗单粒子效应的N沟道场效应晶体管，其实现方式与常规 N沟道场效应晶体管大致相同，所增加的第二阈值电压注入区104可用常规 CMOS制造工艺并同第一阈值电压注入区103同时制备。深掺杂漏区105的制备不 能与源漏区同时制备，必须单独制备。以下实施例将详细说明，但以下实施例 仅是说明，本发明并不受以下实施例的限制。

1)选用P型掺杂半导体衬底，硼掺杂，浓度为1×10¹⁸cm^-3；

2)制作P型外延层，硼掺杂，浓度为1×10¹⁶cm^-3；

3)制作栅极氧化层，温度为700℃，厚度为1.07nm；

4)制作栅极多晶硅层，温度为535℃，厚度为62.93nm；

5)制作轻掺杂源漏区，光刻出轻掺杂源漏区区域，砷掺杂，注入剂量为 1.15×10¹³cm^-2，注入能量为12keV；

6)制作源漏区，光刻出源漏区区域，砷掺杂，注入剂量为1.15×10¹³cm^-2， 注入能量为18keV，不进行退火处理；

7)制作深掺杂漏区，光刻出深掺杂漏区区域，注入砷，注入剂量为1×10¹⁵cm^-2，注入能量为30keV；

8)退火处理，600℃低温退火1小时，1000℃快速退火10秒；

9)制作第一第二阈值电压注入区，光刻出第一第二阈值电压区区域，注入 注入硼，注入剂量为2×10¹⁵cm^-2，注入能量为3keV；

10)采用标准CMOS工艺完成CMOS器件及电路。

以上实施例第6)与第7)步顺序可以交换，并无特别差异。其余技术细节均可 采用标准CMOS工艺执行，普通技术人员能够依据本发明说明书实施，故不再对 本发明更具体技术细节赘述。

以上所述具体实施例，旨在进一步详细说明本发明，帮助进一步理解本发 明，在本发明的精神和原则之内，各种替换和修改均应包含在本发明的保护范 围之内。