一种用于锁相环片上灾难性故障检测的鉴频鉴相器

技术领域

本发明涉及一种用于锁相环片上灾难性故障检测的鉴频鉴相器，属于锁相环电路的 片上测试技术。

背景技术

锁相环(PLL)被广泛应用于频率合成、相位解调、时钟分配和时间恢复，是无线 通信、光纤链路和微型计算机必不可少的部分，需正确验证。然而，由于锁相环的闭环 反馈和混合信号特性，使其成为最难测试的电路之一，对其的测试在国际范围内成为一 个亟待解决的难题，因此，研究锁相环电路的片上测试方案具有重大意义。

PLL故障测试方法主要征对电路的结构中存在的缺陷所引起的故障，锁相环电路中 隐藏的故障往往会影响锁相环的性能。通过检测电路中是否存在故障可以快速判断锁相 环是否合格。且由于检测电路通常可以利用锁相环中已经存在的电路结构，因此一般测 试成本较低。批量测试时，灾难性故障检测成为快速低成本测试锁相环的一种有效方法。

锁相环的片上故障测试方法必须解决好以下几个问题：1、片上自检且输出结果便 于观看；无需外部高端测试仪器产生的高额测试费用，仅通过片上测试完成自检，以降 低测试的成本。2、对锁相环的性能影响较小；额外添加的测试电路对已有锁相环电路 性能的影响一方面会影响合格锁相环的正常工作，另一方面也会降低测试的准确率。3、 模拟节点难加载的问题，尽量不要打开环路，尽量不要在模拟节点打开环路。4、全数 字测试电路和测试输出，以保证测试的结果更加可靠。5、在测试时间、测试成本和测 试准确率之间达成平衡；锁相环作为大多数片上系统上唯一的混合信号电路，其测试时 间，测试成本，直接转换为电子产品的生产成本，而其测试准确率也可能会影响整个电 子产品的性能，因此三者之间必须协调好。

而传统的应用于锁相环的鉴频鉴相器，只能在锁相环正常工作时检测参考信号和反 馈信号的相位差或者频率差。为满足锁相环的灾难性故障测试，越来越多的测试工程师 开始关注对具有全数字、自动测试、低成本的能够应用于锁相环灾难性故障检测的鉴频 鉴相器的研究。首先，鉴频鉴相器作为锁相环电路的数字部分，对其进行改进对锁相环 的性能影响较小；其次，具有全数字测试特性的鉴频鉴相器，使得测试结果更加可靠； 再次，自动测试的测试能够降低测试时间；最后，低成本的测试非常适合锁相环的批量 测试。因此，研究适用于锁相环灾难性故障检测的，具有全数字、自动测试、低成本的 鉴频鉴相器具有重大的研究意义。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种用于锁相环片上灾难 性故障检测的鉴频鉴相器，具有全数字、自动测试、低成本的特点，能够自动完成锁相 环的充放电测试，完成对锁相环的灾难性故障的检测。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种用于锁相环片上灾难性故障检测的鉴频鉴相器，将参考信号和测试信号之间的 时间差转换为数字信号输出并能自动对锁相环进行充放电测试，具体包括时钟产生单 元、周期采样单元、充放电控制单元和相位频率探测单元：

参考信号同时接时钟产生单元的时钟输入端CLK、周期采样单元的时钟输入端CLK 和充放电控制单元的参考时钟输入端clk_ref，测试信号接充放电控制单元的测试信号输 入端clk_test，开始信号接充放电控制单元的测试控制输入端test；

时钟产生单元的三分频时钟输出信号CLK1接周期采样单元的复位端！CLR，时钟产 生单元的六分频时钟输出信号CLK2接充放电控制单元的控制信号输入端control；

周期采样单元的第一周期采样输出信号cycle0接充放电控制单元的第一周期信号 输入端cycle0，周期采样单元的第二周期采样输出信号cycle1接充放电控制单元的第二 周期信号输入端cycle1，周期采样单元的第三周期采样输出信号cycle2接充放电控制单 元的第三周期信号输入端cycle2；

充放电控制单元的第一时钟输出信号clk_out1接相位频率探测单元的第一信号输入 端ref，充放电控制单元的第二时钟输出信号clk_out2接相位频率探测单元的第二信号 输入端var；

相位频率探测单元输出充电信号U和放电信号D；

由时钟产生单元产生的时钟信号分别自动启动周期采样单元和充放电控制单元，从 而在充放电控制单元的输出端输出具有不同延时的提前或滞后信号，以此作为相位频率 探测单元的输入来产生交替的充放电信号，用于对锁相环灾难性故障进行检测。

所述时钟产生单元包括两部分：

第一部分，产生三分频时钟输出信号CLK1：包括第一触发器DFF1、第二触发器 DFF2和第三触发器DFF3，参考信号同时接第一触发器DFF1、第二触发器DFF2和 第三触发器DFF3的时钟输入端，输入电源电压Vdd同时接第一触发器DFF1、第二触 发器DFF2和第三触发器DFF3的复位输入端；第一触发器DFF1的D1输入端接第三 触发器DFF3的/Q3输出端，第一触发器DFF1的Q1输出端接第二触发器DFF2的D2 输入端，第一触发器DFF1的/Q1输出端悬空；第二触发器DFF2的Q2输出端接第三 触发器DFF3的D3输入端，第二触发器DFF2的/Q2输出端悬空；第三触发器DFF3 的Q3输出端输出三分频时钟输出信号CLK1；

第二部分，产生六分频时钟输出信号CLK2：包括第四触发器DFF4、第五触发器 DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9， 参考信号同时接第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第七触发 器DFF7、第八触发器DFF8和第九触发器DFF9时钟输入端，输入电源电压Vdd同时 接第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第七触发器DFF7、第 八触发器DFF8和第九触发器DFF9的复位输入端；第四触发器DFF4的D4输入端接 第九触发器DFF9的/Q9输出端，第四触发器DFF4的Q4输出端接第五触发器DFF5 的D5输入端，第四触发器DFF4的/Q4输出端悬空；第五触发器DFF5的Q5输出端 接第六触发器DFF6的D6输入端，第五触发器DFF5的/Q5输出端悬空；第六触发器 DFF6的Q6输出端接第七触发器DFF7的D7输入端，第六触发器DFF6的/Q6输出端 悬空；第七触发器DFF7的Q7输出端接第八触发器DFF8的D8输入端，第七触发器 DFF7的/Q7输出端悬空；第八触发器DFF8的Q8输出端接第九触发器DFF9的D9输 入端，第八触发器DFF8的/Q8输出端悬空；第9触发器DFF9的Q9输出端输出六分 频时钟输出信号CLK2。

所述周期采样单元包括第十触发器DFF10、第十一触发器DFF11和第十二触发器 DFF12，参考信号同时接第十触发器DFF10、第十一触发器DFF11和第十二触发器 DFF12的时钟输入端，三分频时钟输出信号CLK1同时接第十触发器DFF10、第十一触 发器DFF11和第十二触发器DFF12的复位输入端；第十触发器DFF10的D10输入端 接输入电源电压Vdd，第十触发器DFF10的Q10输出端接第十一触发器DFF11的D11 输入端，同时第十触发器DFF10的Q10输出端输出第一周期采样输出信号cycle0，第 十触发器DFF9的/Q9输出端悬空；第十一触发器DFF11的Q11输出端接第十二触发 器DFF12的D12输入端，同时第十一触发器DFF11的Q11输出端输出第二周期采样 输出信号cycle1，第十一触发器DFF11的/Q11输出端悬空；第十二触发器DFF12的 Q12输出端输出第三周期采样输出信号cycle2，第十二触发器DFF12的/Q12输出端悬 空。

所述充放电控制单元包括三个由全数字电路组成的多选开关，三个多选开关的结构 相同，每个多选开关包括一个非门NOT和三个与非门NAND，复位输入信号接非门NOT 的输入端，信号A和非门NOT的输出端分别连接第一与非门NAND1的两个输入端， 复位输入信号和信号B分别连接第二与非门NAND2的两个输入端，第一与非门NAND1 的输出端和第二与非门NAND2的输出端分别连接第三与非门NAND3的两个输入端， 第三与非门NAND3的输出端输出信号out，记录信号A的输入端为A输入端，B信号 输入端为B输入端，复位信号输入端为set输入端，out信号输出端为输出端out；

分别称三个多选开关为第一多选开关MUX1、第二多选开关MUX2和第三多选开 关MUX3：第一周期采样输出信号cycle0接第一多选开关MUX1的A1输入端，第三周 期采样输出信号cycle2接第一多选开关MUX1的B1输入端，六分频时钟输出信号CLK2 接第一多选开关MUX1的set1输入端，第一多选开关MUX1的输出端out1接第二多选 开关的B2输入端；参考信号接第二多选开关MUX2的A2输入端，开始信号接第二多 选开关MUX2的set2输入端，第二多选开关MUX2的输出端out2输出第一时钟输出信 号clk_out1；测试信号接第三多选开关MUX3的A3输入端，第二周期采样输出信号 cycle1接第三多选开关MUX3的B3输入端，开始信号接第三多选开关MUX3的set3 输入端，第三多选开关MUX3的输出端out3输出第二时钟输出信号clk_out2。

所述相位频率探测单元为常规鉴频鉴相器，用于检测第一时钟输出信号clk_out1和 第二时钟输出信号clk_out2的相位、频率差，从而获得对应的充放电信号；相位频率探 测单元的输入端分别接第一时钟输出信号clk_out1和第二时钟输出信号clk_out2，输出 端输出充电信号U和放电信号D。

有益效果：本发明提供的用于锁相环片上灾难性故障检测的鉴频鉴相器，具有全数 字、自动测试、低成本的特点：首先，由时钟产生单元将参考信号分频产生的三分频时 钟信号能够自动控制周期采样的时间，六分频信号自动选择测试输入信号，从而自动控 制充放电测试的过程，因此该鉴频鉴相器具有自动测试的特点；其次，时钟产生单元、 周期采样单元、充放电控制单元和相位频率探测单元都是由全数字电路组成的，因此该 鉴频鉴相器具有全数字的特点，使得测试的结果更加可靠；最后，由于整个电路只需要 几个D触发器和多选开关，且无需外部时钟测试信号，对于锁相环的灾难性故障检测来 说，硬件开销和面积开销都较少，因此该鉴频鉴相器具有低成本的特点。

附图说明

图1为本发明的用于锁相环灾难性故障检测的鉴频鉴相器结构框图；

图2为本发明的用于锁相环灾难性故障检测的鉴频鉴相器结构原理图，

图3为本发明的用于锁相环灾难性故障检测的测试流程图；

图4为基于本发明的用于锁相环灾难性故障检测的时序图，其中4(a)为正常模式， 4(b)测试模式。

图5为基于本发明的用于锁相环灾难性故障检测的测试结果，其中5(a)为待测锁相 环，5(b)为对待测锁相环锁定时间的影响。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图1、图2所示为一种用于锁相环片上灾难性故障检测的鉴频鉴相器，将参考信 号和测试信号之间的时间差转换为数字信号输出并能自动对锁相环进行充放电测试，具 体包括时钟产生单元、周期采样单元、充放电控制单元和相位频率探测单元，具体连接 结构如下：

参考信号同时接时钟产生单元的时钟输入端CLK、周期采样单元的时钟输入端CLK 和充放电控制单元的参考时钟输入端clk_ref，测试信号接充放电控制单元的测试信号输 入端clk_test，开始信号接充放电控制单元的测试控制输入端test；

时钟产生单元的三分频时钟输出信号CLK1接周期采样单元的复位端！CLR，时钟产 生单元的六分频时钟输出信号CLK2接充放电控制单元的控制信号输入端control；

周期采样单元的第一周期采样输出信号cycle0接充放电控制单元的第一周期信号 输入端cycle0，周期采样单元的第二周期采样输出信号cycle1接充放电控制单元的第二 周期信号输入端cycle1，周期采样单元的第三周期采样输出信号cycle2接充放电控制单 元的第三周期信号输入端cycle2；

充放电控制单元的第一时钟输出信号clk_out1接相位频率探测单元的第一信号输入 端ref，充放电控制单元的第二时钟输出信号clk_out2接相位频率探测单元的第二信号 输入端var；

相位频率探测单元输出充电信号U和放电信号D；

由时钟产生单元产生的时钟信号分别自动启动周期采样单元和充放电控制单元，从 而在充放电控制单元的输出端输出具有不同延时的提前或滞后信号，以此作为相位频率 探测单元的输入来产生交替的充放电信号，用于对锁相环灾难性故障进行检测。

下面就各个单元的具体电路结构给出说明。

所述时钟产生单元包括两部分，主要功能为周期采样单元和充放电控制单元提供控 制时钟信号：第一部分用于产生三分频时钟输出信号CLK1，第二部分用于产生六分频 时钟输出信号CLK2。

第一部分，产生三分频时钟输出信号CLK1：包括第一触发器DFF1、第二触发器 DFF2和第三触发器DFF3，参考信号同时接第一触发器DFF1、第二触发器DFF2和 第三触发器DFF3的时钟输入端，输入电源电压Vdd同时接第一触发器DFF1、第二触 发器DFF2和第三触发器DFF3的复位输入端；第一触发器DFF1的D1输入端接第三 触发器DFF3的/Q3输出端，第一触发器DFF1的Q1输出端接第二触发器DFF2的D2 输入端，第一触发器DFF1的/Q1输出端悬空；第二触发器DFF2的Q2输出端接第三 触发器DFF3的D3输入端，第二触发器DFF2的/Q2输出端悬空；第三触发器DFF3 的Q3输出端输出三分频时钟输出信号CLK1。

第二部分，产生六分频时钟输出信号CLK2：包括第四触发器DFF4、第五触发器 DFF5、第六触发器DFF6、第七触发器DFF7、第八触发器DFF8和第九触发器DFF9， 参考信号同时接第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第七触发 器DFF7、第八触发器DFF8和第九触发器DFF9时钟输入端，输入电源电压Vdd同时 接第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第七触发器DFF7、第 八触发器DFF8和第九触发器DFF9的复位输入端；第四触发器DFF4的D4输入端接 第九触发器DFF9的/Q9输出端，第四触发器DFF4的Q4输出端接第五触发器DFF5 的D5输入端，第四触发器DFF4的/Q4输出端悬空；第五触发器DFF5的Q5输出端 接第六触发器DFF6的D6输入端，第五触发器DFF5的/Q5输出端悬空；第六触发器 DFF6的Q6输出端接第七触发器DFF7的D7输入端，第六触发器DFF6的/Q6输出端 悬空；第七触发器DFF7的Q7输出端接第八触发器DFF8的D8输入端，第七触发器 DFF7的/Q7输出端悬空；第八触发器DFF8的Q8输出端接第九触发器DFF9的D9输 入端，第八触发器DFF8的/Q8输出端悬空；第9触发器DFF9的Q9输出端输出六分 频时钟输出信号CLK2。

所述周期采样单元分别采集参考信号的时钟上升沿、延时了一个参考信号时钟周期 的参考信号的上升沿、延时了两个参考信号时钟周期的参考信号的上升沿，从而为充放 电控制单元提供三个具有不同延时的输入信号；包括第十触发器DFF10、第十一触发器 DFF11和第十二触发器DFF12，参考信号同时接第十触发器DFF10、第十一触发器 DFF11和第十二触发器DFF12的时钟输入端，三分频时钟输出信号CLK1同时接第十 触发器DFF10、第十一触发器DFF11和第十二触发器DFF12的复位输入端；第十触发 器DFF10的D10输入端接输入电源电压Vdd，第十触发器DFF10的Q10输出端接第 十一触发器DFF11的D11输入端，同时第十触发器DFF10的Q10输出端输出第一周 期采样输出信号cycle0(参考信号的时钟上升沿信号cycle0)，第十触发器DFF9的/Q9 输出端悬空；第十一触发器DFF11的Q11输出端接第十二触发器DFF12的D12输入 端，同时第十一触发器DFF11的Q11输出端输出第二周期采样输出信号cycle1(延了 一个参考信号时钟周期的参考信号上升沿cycle1)，第十一触发器DFF11的/Q11输出端 悬空；第十二触发器DFF12的Q12输出端输出第三周期采样输出信号cycle2(延了两 个参考信号时钟周期的参考信号上升沿cycle2)，第十二触发器DFF12的/Q12输出端悬 空。

所述充放电控制单元在六分频时钟信号CLK2的作用下，每六个时钟周期交替将第 一周期采样输出信号cycle0、第二周期采样输出信号cycle1或者第三周期采样输出信号 cycle2和第一周期采样输出信号cycle1，从而为相位频率检测单元提供具有滞后延时或 者提前延时的两个输入信号。包括三个由全数字电路组成的多选开关，三个多选开关的 结构相同，每个多选开关包括一个非门NOT和三个与非门NAND，复位输入信号接非 门NOT的输入端，信号A和非门NOT的输出端分别连接第一与非门NAND1的两个输 入端，复位输入信号和信号B分别连接第二与非门NAND2的两个输入端，第一与非门 NAND1的输出端和第二与非门NAND2的输出端分别连接第三与非门NAND3的两个 输入端，第三与非门NAND3的输出端输出信号out，记录信号A的输入端为A输入 端，B信号输入端为B输入端，复位信号输入端为set输入端，out信号输出端为输出端 out。

分别称三个多选开关为第一多选开关MUX1、第二多选开关MUX2和第三多选开 关MUX3：第一周期采样输出信号cycle0接第一多选开关MUX1的A1输入端，第三周 期采样输出信号cycle2接第一多选开关MUX1的B1输入端，六分频时钟输出信号CLK2 接第一多选开关MUX1的set1输入端，第一多选开关MUX1的输出端out1接第二多选 开关的B2输入端；参考信号接第二多选开关MUX2的A2输入端，开始信号接第二多 选开关MUX2的set2输入端，第二多选开关MUX2的输出端out2输出第一时钟输出信 号clk_out1；测试信号接第三多选开关MUX3的A3输入端，第二周期采样输出信号 cycle1接第三多选开关MUX3的B3输入端，开始信号接第三多选开关MUX3的set3 输入端，第三多选开关MUX3的输出端out3输出第二时钟输出信号clk_out2。

所述相位频率探测单元为常规鉴频鉴相器，用于检测第一时钟输出信号clk_out1和 第二时钟输出信号clk_out2的相位、频率差，从而获得对应的充放电信号；相位频率探 测单元的输入端分别接第一时钟输出信号clk_out1和第二时钟输出信号clk_out2，输出 端输出充电信号U和放电信号D。

下面就本发明的各个单元的工作原理加以具体说明。

由时钟产生单元产生的时钟信号CLK1和CLK2分别每三个参考信号时钟复位一个 周期采样单元提供具有时间差的两个输入信号和每四个参考信号时钟周期启动一次充 放电控制单元选择有不同延时的提前或滞后测试信号，以此作为相位频率探测单元的输 入来产生交替的充放电信号，用于对锁相环灾难性故障的检测。

时钟产生单元的第一部分，产生参考信号的三分频时钟信号CLK1作为周期采样单 元的复位信号，包括第一触发器DFF1、第二触发器DFF2和第三触发器DFF3。即每 三个参考信号时钟周期对周期采样单元复位一次，下一个三分频时钟的上升沿，周期采 样单元再重新开始采样，从而不断为后续电路提供测试信号输出。

时钟产生单元的第二部分，产生参考信号的六分频时钟信号CLK2作为充放电控制 单元的控制信号，包括第四触发器DFF4、第五触发器DFF5、第六触发器DFF6、第 七触发器DFF7、第八触发器DFF8和第九触发器DFF9。即每六个参考信号时钟周期 启动充放电控制单元一次，下一个六分频时钟的上升沿，充放电控制单元根据输入信号 的相位频率差进行充放电。

周期采样单元中包括第十触发器DFF10、第十一触发器DFF11和第十二触发器 DFF12；分别采样输出参考信号的上升沿cycle0，延时了一个参考信号时钟周期的参考 信号的上升沿cycle1，延时了两个参考信号时钟周期的参考信号上升沿cycle1。

充放电控制单元包括第一多选开关MUX1、第二多选开关MUX2和第三多选开关 MUX3。充电时，选择第一周期输入信号cycle0和第三周期输入信号cycle1。第一周期 输入信号cycle0比第二周期输入信号cycle1提前一个参考信号时钟周期。放电时，选择 第三周期输入信号cycle2和第二周期输入信号cycle1。第三周期输入信号cycle2比第二 周期输入信号cycle1滞后一个参考信号时钟周期。充放电控制单元由时钟产生单元的六 分频输出信号CLK2进行控制，每六个参考信号时钟周期重新选择一次相位频率探测单 元的输入信号。

相位频率探测单元与常规三态鉴频鉴相器结构相同，用作检测第一输出信号 clk1_out和第二输出信号clk2_out的相位及频率差，从而获得对应的充放电信号。

本案的鉴频鉴相器有两种工作模式。正常工作模式时，相位频率检测单元探测参考 信号和锁相环反馈信号之间的相位频率差，提供系统的时钟信号。测试模式时，由时钟 产生单元产生两个时钟信号分别自动周期采样单元和充放电控制单元，以产生具有不同 相位频率差的充放电信号，从而实现锁相环的灾难性故障检测。

下面结合附图与具体实施方式对本发明作进一步详细描述。

图1为本发明的用于锁相环灾难性故障检测的鉴频鉴相器结构框图。图2为本发明 的用于锁相环灾难性故障检测的鉴频鉴相器结构原理图。图3为本发明的用于锁相环灾 难性故障检测的测试流程图。图4为基于本发明的用于锁相环灾难性故障检测的测试时 的时序图。图5为基于本发明的用于锁相环灾难性故障检测的测试结果。表1为本发明 的用于锁相环灾难性故障检测的测试结果。

表1 本发明的新型全数字锁相环内建自测试结构的故障测试结果

由图1、图2可以看出，本发明的用于锁相环灾难性故障检测的鉴频鉴相器为全数 字电路，且只需要几个触发器和多路开关，针对锁相环的灾难性故障检测来说，该鉴频 鉴相器结构具有全数字，低成本的特点。

由图3可以看出本发明的用于锁相环灾难性故障检测的鉴频鉴相器，能够自动完成 锁相环的充放电测试，从而对锁相环的灾难性故障进行检测。因此该鉴频鉴相器结构具 有自动测试的特点。

由图4可以看出，本发明的用于锁相环灾难性故障检测的鉴频鉴相器，正常模式时， 相位频率检测单元为输入信号为参考信号和反馈信号，输出信号为相位频率差越来越小 的充放电信号。测试模式时，输入信号为具有不同提前延时或滞后延时的周期采样信号， 输入信号为交替的规则的充放电信号。

由图5可以看出，本发明的用于锁相环灾难性故障检测的鉴频鉴相器，对待测锁相 环的性能影响较小。使用本发明的用于锁相环灾难性故障检测的鉴频鉴相器，和不使用 两种情况下，待测锁相环的锁定时间分别为1.08us和0.89us.

由表1可以看出，本发明的用于锁相环灾难性故障检测的鉴频鉴相器，在对待测锁 相环进行灾难性故障检测时，总的故障覆盖率为98.75％，故障覆盖率较高。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员 来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。