卷积交错、解交错装置及卷积交错、解交错方法

本发明涉及在卫星广播·地面波广播·有线电视广播等电视传输和硬盘等存储装置的读出·写入中所需要的卷积交错装置、卷积解交错装置、卷积交错方法和卷积解交错方法。

卷积交错方法作为对付突发错误的措施是有效的。

当以卫星广播为例来说明其时，来自地面的电视台的电波被发送给卫星，由卫星进行中继，由设在家庭中的卫星广播接收机进行接收。

其中，从电视台通过卫星向家庭发送的电波当在其传输线路中存在雷雨等时会受到妨害，在受到妨害期间内，在数据中产生错误。把其称为突发错误。

在数字传输中，在原来的数据中预先附加纠错用的信息，因此，在各段中，如果存在一定范围内的比特错误，就能对其进行纠正，但是，如果突发错误是超过一定范围连续产生的错误，则不能对其进行纠正。

因此，通过把将传输的数据预先在时间上进行分散，即使在传输的过程中产生突发错误，当在接收侧对预先分散的数据的时间上的位置进行复原时，突发错误被分散，在各个数据单位中，能够使错误容纳在可纠错的范围的比特数内。

这样，把将传输的数据预先在时间上进行分散的一种方法是卷积交错方法，在接收侧对预先分散的数据的时间上的位置进行复原的一种方法是卷积解交错方法。

作为在这样的目的中所使用的卷积交错装置，在例如特开平7-170201号公报中揭示了现有的方案。

图13表示了从该公报摘录的卷积交错装置。在该图13中，从输入端子1000串行输入的输入数据根据从时钟输入端子2000所输入的高速时钟而被读出串行/并行变换移位寄存器3000中，由该移位寄存器3000变换为N段的并行信号。

接着，串行/并行变换移位寄存器3000通过N分频电路4000与被分频为1/N的时钟信号一起输出N段的并行信号。该N段的并行信号被输入对各数据提供延迟的移位寄存器5001、5002、5003、…、500(N-1)，并提供与作为各个移位寄存器的段数的M、2M、3M、…、(N-1)M段成比例的延迟时间。接着，由这些移位寄存器5001、5002、5003、…、500(N-1)所延迟的N段的并行信号被输入并行/串行变换移位寄存器6000，在此，被变换为串行信号，作为对输入端子1000的数据进行过交错的数据而从输出端子7000被输出。

图14表示对由图13的卷积交错装置进行了交错的数据进行解交错的现有的卷积解交错装置。在图14中，从输入端子11000所输入的输入数据根据从时钟输入端子12000所输入的高速时钟而被读出串行/并行变换移位寄存器13000中，由该移位寄存器13000而变换为N段的并行信号。

接着，串行/并行变换移位寄存器13000输出通过N分频电路14000被分频为1/N的时钟信号并同时输出N段的并行信号。该N段的并行信号被输入对各自的数据提供延迟的移位寄存器900(N-1)、…、9003、9002、9001，并提供与作为各个移位寄存器的段数的(N-1)M、…、3M、2M、M段成比例的延迟时间。接着，由这些移位寄存器900(N-1)、…、9003、9002、9001所延迟的N段的并行信号被输入并行/串行变换移位寄存器16000，在此，被变换为串行信号，作为对输入端子11000的数据进行过解交错的数据而从输出端子17000被输出。

这样的图13的卷积交错装置和图14的卷积解交错装置需要多个多段移位寄存器，作为解决这种问题的其他现有例子，有用RAM构成的卷积交错装置，因而存在电路规模变大的问题。

下面使用图15来对另一个现有例子的卷积交错装置的构成进行说明。

在该图15的卷积交错装置中，13是向读出装置14输出数据的单端口RAM，9是向输入数据写入装置12、输出信号选择器15输出本卷积交错装置的输入数据的输入数据控制装置，10是向下位地址选择器7和RAM控制装置11输出控制信号的选择信号发生装置，11是向上述RAM13和输出信号选择器15输出控制信号的RAM控制装置，3是向上述RAM13的写入装置12和读出装置14输出地址的地址生成装置，12是向上述RAM13输出地址和数据的写入装置，14是向上述RAM13输出地址和数据的读出装置，15是生成本卷积交错装置的输出信号的输出信号选择器。

在地址生成装置3中，4是向输出定时调整装置8和读出装置14输出每个信道的上位地址的上位地址生成装置，5是向输出定时调整装置8和读出装置14输出每个信道的下位地址的下位地址生成装置。

在下位地址生成装置5中，6是向下位地址选择器7输出每个信道的下位地址的计数器群，60至6C分别是对应于信道ch0至chC而设置的计数器，7是向输出定时调整装置8输出下位地址的下位地址选择器。

接着，该图15中的选择信号发生装置10和地址生成装置3两者起到在图16的操作原理说明中的输入侧选择器的作用。并且，该图15中的输出信号选择器15和地址生成装置3两者起到在图16的操作原理说明中的输出侧选择器的作用。

下面使用图16来对该现有的卷积交错装置的操作原理进行说明。

在卷积交错装置中，每个信道的比特宽度(b)、作为比特宽度单位的数据的个数的深度(m)×信道编号数(N)段(0≤N≤C)均存储在与频率f的时钟同步的单端口RAM102的存储区域中，同时，在单端口RAM102的输入侧和输出侧，存在与每个输入数据相互同步并且循环切换的选择器100/101。这些选择器100/101重复进行这样的切换：从ch0开始使信道编号依次递增，当到达chC时，返回ch0而再次进行相同的操作。

最初，选择器100/101都选择ch0，但是由于在ch0中不存在延迟条件，则ch0的信号不延迟地通过本卷积交错装置。

接着，选择器100/101都选择ch1，在该ch1中通过RAM102-0来实现FIFO，并且输出由该RAM102-0所延迟的信号。

接着，选择器100/101同样都选择ch2、ch3、…、chN-1，分别输出由RAM102-1、RAM102-2、…、RAM102-(N-2)进行ch1的2、3、…、(N-1)(＞1)倍延迟的信号。

接着，选择器100/101同样都选择chN，在该chN中，输出由RAM102-(N-1)进行ch1的N(＞1)倍延迟的信号。

接着，选择器100/101同样都选择chC，在该chC中，分别输出由RAM102-(C-1)进行了ch1的C(＞N)倍延迟的信号。

在下一个时刻，选择器100/101都返回ch0的选择，接着重复上述操作。

这样，卷积交错装置从与所选择的信道相对应的上述RAM的存储区域内读出最老的数据，在读出的地址中写入本卷积交错装置的输入数据，把读出的数据作为本卷积交错装置的输出数据。

通过重复进行以上的处理，卷积交错装置进行输入数据的卷积交错。

下面对另一个现有的卷积交错装置的操作进行说明。

该现有的卷积交错装置通过输入数据控制装置9从输入数据端子1取入将进行交错的输入数据，通过写入装置12把其写入RAM13。此时，对于各ch的b比特数据，与下位地址生成装置5的ch0至chC分别对应的计数器60至6C对RAM13的下位地址进行计数，下位地址选择器7选择其。该所选择的下位地址与从上位地址生成装置4输出的RAM13的上位地址一起通过由输出定时调整装置8调整输出定时而被输出给写入装置12，提供RAM13的写入地址。

此时，与ch0相关，输入数据控制装置9不经过RAM13，直接向输出信号选择器15送出数据，RAM控制装置11选择从该输入数据控制装置9直接送给输出信号选择器15的未被延迟的数据，从输出数据端子2输出到外部。

与ch1至chN至chC的数据相关，与各个ch相对应存储区域依次变大的存储区域由上位地址生成装置4而设定在RAM13中。各存储区域的内部的地址由下位地址生成装置5的计数器群6所产生，它们由下位地址选择器7依次选择各ch而被选择。接着，与b比特的数据依次到来的各信道相关，在各存储区域内的某个地址中写入数据，在下一个时刻，读出该数据，同时，把该数据写入下一个地址中，在每个ch中，对各个存储区域进行这样的操作。通过这些操作，就能给ch1至chN至chC的数据提供依次延长的延迟时间。

下面使用图17来对现有的卷积解交错装置的构成进行说明，该卷积解交错装置对由图15的卷积交错装置进行了交错的数据进行解交错。

在该现有的卷积解交错装置中，33是向读出装置34输出数据的单端口RAM，29是向写入装置32和输出信号选择器35输出本卷积解交错装置的输入数据的输入数据控制装置，30是向下位地址选择器27和RAM控制装置31输出控制信号的选择信号发生装置，31是向上述RAM33和输出信号选择器35输出控制信号的RAM控制装置，23是向上述RAM33的写入装置32和读出装置34输出地址的地址生成装置，32是向上述RAM33输出地址和数据的写入装置，34是向上述RAM33输出地址和数据的读出装置，35是生成本卷积解交错装置的输出信号的输出信号选择器。

在地址生成装置23中，24是向输出定时调整装置28和读出装置34输出每个信道的上位地址的上位地址生成装置，25是向输出定时调整装置28和读出装置34输出每个信道的下位地址的下位地址生成装置。

在下位地址生成装置25中，26是向下位地址选择器27输出每个信道的下位地址的计数器群，260至26C分别是对应于信道ch0至chC而设置的计数器，27是向输出定时调整装置28输出下位地址的下位地址选择器。

选择信号发生装置30和地址生成装置23两者起到在图18的操作原理说明中的输入侧选择器的作用。并且，输出信号选择器35和地址生成装置23两者起到在图18的操作原理说明中的输出侧选择器的作用。

下面使用图18来对该现有的卷积解交错装置的操作原理进行说明。在卷积解交错装置中，具有存储每个信道的比特宽度(b)、深度(m)×(最大信道编号数(C)-信道编号数(N)-1)段(0≤N≤C)的与频率f的时钟同步的单端口RAM的存储区域1112，同时，在单端口RAM1112的输入侧和输出侧，存在相互同步并且循环切换的选择器1110/1111。这些选择器1110/1111重复进行这样的切换：从ch0开始使信道编号依次递增，当到达chC时，返回ch0而再次进行相同的操作。

最初，选择器1110/1111都选择ch0，而在ch0中输出由RAM1112-0对卷积交错装置的ch1进行C(＞N)倍延迟的信号。

接着，选择器1110/1111都选择ch1，而在ch1中输出由RAM1112-1对卷积交错装置的ch1进行(C-1)倍延迟的信号。

以下，选择器1110/1111同样都选择ch2、ch3、…、chN-1，分别输出由RAM1112-2、RAM1112-3、…、RAM1112-(N-1)进行ch1的(C-2)、(C-3)、…、(C-(N-1))(＞1)倍延迟的信号。

接着，选择器1110/1111同样都选择chN，而在该chN中输出由RAM1112-N对卷积交错装置的ch1进行(C-N)倍延迟的信号。

接着，选择器1110/1111同样都选择chC，但由于在该chC中不存在延迟部件，则chC的信号不延迟地通过本卷积解交错装置。

在下一个时刻，选择器1110/1111都返回ch0的选择，接着重复上述操作。

这样，卷积解交错装置从与由选择器所选择的信道相对应的上述RAM的存储区域内读出最老的数据，在读出的地址中写入本卷积解交错装置的输入数据，把读出的数据作为本卷积解交错装置的输出数据。

通过重复进行以上的处理，输入数据恢复为与卷积交错进行之前相同的数据形式。

下面对该现有的卷积解交错装置的操作进行说明。

该现有的卷积解交错装置通过输入数据控制装置29从输入数据端子21取入将进行交错的输入数据，通过写入装置32把其写入RAM33。此时，对于各ch的b比特数据，与下位地址生成装置25的ch0至chN至chC分别对应的计数器260至26N至26C对RAM33的下位地址进行计数，下位地址选择器27选择其。该所选择的下位地址与从上位地址生成装置24输出的RAM33的上位地址一起通过由输出定时调整装置28调整输出定时而通过写入装置32输出给RAM33，提供它的写入地址。

此时，与chC相关，输入数据控制装置29不经过RAM33，直接向输出信号选择器35送出数据，RAM控制装置31选择从该输入数据控制装置29直接送给输出信号选择器35的未被延迟的数据，从输出数据端子22输出到外部。

与ch0至chN至chC-1的数据相关，与各个ch相对应存储区域依次变小的存储区域由上位地址生成装置24而设定在RAM33中。各存储区域的内部的地址由下位地址生成装置25的计数器群所生成，它们由下位地址选择器27依次选择各ch而被选择。接着，与b比特的数据依次到来的各信道相关，在各存储区域内的某个地址中写入数据，在下一个时刻，读出该数据，同时，把该数据写入下一个地址中，在每个ch中，对各个存储区域进行这样的操作。通过这些操作，就能给ch0至chN至chC-1的数据提供依次缩短的延迟时间。

由此，通过图15的卷积交错装置对各ch0至chN至chC提供依次延长的延迟时间，而通过图16的卷积解交错装置对各ch0至chN至chC提供依次缩短的延迟时间，综合地看，对全部ch提供了同一延迟时间，由图15的卷积交错装置所排列的数据配置通过图16的卷积解交错装置来进行复原。

因此，在对数字系统进行集成电路化时，更多的电路装载在同一个集成电路上，而在包含该卷积交错装置/卷积解交错装置的系统中，也存在同样的要求。由此，在这种系统中，对该卷积交错装置/卷积解交错装置，要求进一步提高节省面积化、低耗电化。

本发明的目的是提供卷积交错装置、卷积解交错装置、卷积交错方法和卷积解交错方法，能够通过优化RAM控制方式来实现节省面积化、低耗电化的提高。

本申请的第一方面的发明所涉及的卷积交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，包括延迟装置，该延迟装置由第一和第二延迟部组成，对第n信道的数据进行nT(T是T＞0的预定延迟量)的延迟，上述第一延迟部对第I组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，信道至多分成k个组的第i组，分别进行iS(S是0＜S≤T的预定延迟量)的延迟，上述第二延迟部对将提供给上述第n信道的数据的nT的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。

本申请的第一方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的信道间共同发生的延迟，由第二延迟部单独生成包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第二方面的发明所涉及的卷积交错装置，在第一方面记载的卷积交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。

本申请的第二方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的2个信道间共同发生的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第三方面的发明所涉及的卷积交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，包括：数据宽度j×b(j为2以上的自然数)比特的第一存储装置；输入数据控制装置，把本卷积交错装置的输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；用于延迟来自上述输入数据控制装置的输入数据的上述第二存储装置；上述比特联结装置，用于联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；地址生成装置，生成上述第一存储装置的地址；比特分离装置，把上述第一存储装置的输出数据变换为本卷积交错装置的数据宽度b比特的输出数据；上述输出数据控制装置，把来自上述比特分离装置的输出数据输出到本卷积交错装置的外部。

本申请的第三方面的发明，通过上述那样的构成，优化RAM地址生成装置通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第四方面的发明所涉及的卷积交错装置，在第三方面记载的卷积交错装置中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行iS(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的nT的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，包括切换装置，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。

本申请的第四方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第五方面的发明所涉及的卷积交错装置，在第四方面记载的卷积交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。

本申请的第五方面的发明，通过上述那样的构成。优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第六方面的发明所涉及的卷积交错装置，在第三方面记载的卷积交错装置中，上述第二存储装置和上述第一存储装置由同一种类的存储装置所构成。

本申请的第六方面的发明，通过上述那样的构成。优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第七方面的发明所涉及的卷积交错装置，在第三方面记载的卷积交错装置中，上述第一存储装置由RAM构成。

本申请的第七方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第八方面的发明所涉及的卷积交错装置，在第七方面记载的卷积交错装置中，上述RAM具有j个(j是2以上的自然数)输入输出端口。

本申请的第八方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第九方面的发明所涉及的卷积解交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，包括延迟装置，该延迟装置由第一和第二延迟部组成，对第n信道的数据进行(C-n)T(T是T＞0的预定延迟量)的延迟，上述第一延迟部对信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S≤T的预定延迟量)的延迟，第I组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二延迟部对将提供给上述第n信道的数据的(C-n)T的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。

本申请的第九方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的信道间共同发生的延迟，由第二延迟部单独生成包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第十方面的发明所涉及的卷积解交错装置，在第九方面记载的卷积解交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。

本申请的第十方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的2个信道间共同生成的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第十一方面的发明所涉及的卷积解交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，包括：数据宽度j×b(j为2以上的自然数)比特的第一存储装置；输入数据控制装置，把本卷积解交错装置的输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；用于延迟来自上述输入数据控制装置的输入数据的上述第二存储装置；上述比特联结装置，用于联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；地址生成装置，生成上述第一存储装置的地址；比特分离装置，把上述第一存储装置的输出数据变换为本卷积解交错装置的数据宽度b比特的输出数据；上述输出数据控制装置，把来自上述比特分离装置的输出数据输出到本卷积解交错装置的外部。

本申请的第十一方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十二方面的发明所涉及的卷积解交错装置，在第十一方面记载的卷积解交错装置中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的(C-n)T的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，包括切换装置，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。

本申请的第十二方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十三方面的发明所涉及的卷积解交错装置，在第十二方面记载的卷积解交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。

本申请的第十三方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十四方面的发明所涉及的卷积解交错装置，在第十一方面记载的卷积解交错装置中，上述第二存储装置和上述第一存储装置由同一种类的存储装置所构成。

本申请的第十四方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十五方面的发明所涉及的卷积交错装置，在第十一方面记载的卷积解交错装置中，上述第一存储装置由RAM构成。

本申请的第十五方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十六方面的发明所涉及的卷积解交错装置，在第十五方面记载的卷积解交错装置中，上述RAM具有j个(j是2以上的自然数)输入输出端口。

本申请的第十六方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十七方面的发明所涉及的卷积交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，由第一和第二延迟部来构成对第n信道的数据进行nT(T是T＞0的预定延迟量)的延迟的延迟装置，由上述第一延迟部来对信道至多分成k个组的第i组，分别进行iS(S是0＜S≤T的预定延迟量)的延迟，第I组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，由上述第二延迟部来对将提供给上述第n信道的数据的nT的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。

本申请的第十七方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的信道间共同发生的延迟，由第二延迟部单独生成包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第十八方面的发明所涉及的卷积交错方法，在第十七方面记载的卷积交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。

本申请的第十八方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的2个信道间共同发生的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第十九方面的发明所涉及的卷积交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，第一存储装置进行数据宽度j×b(j为2以上的自然数)比特的存储；通过输入数据控制装置，把输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；通过第二存储装置，来延迟来自上述输入数据控制装置的输入数据；通过上述比特联结装置，来联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；通过地址生成装置，来生成上述第一存储装置的地址；通过比特分离装置，来把上述第一存储装置的输出数据变换为进行了卷积交错的数据宽度b比特的输出数据；通过上述输出数据控制装置，来输出来自上述比特分离装置的输出数据。

本申请的第十九方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十方面的发明所涉及的卷积交错方法，在第十九方面记载的卷积交错方法中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行iS(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的nT的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。

本申请的第二十方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十一方面的发明所涉及的卷积交错方法，在第二十方面记载的卷积交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。

本申请的第二十一方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十二方面的发明所涉及的卷积解交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，由第一和第二延迟部组成对第n信道的数据进行(C-n)T(T是T＞0的预定延迟量)的延迟的延迟装置，通过上述第一延迟部，对信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S≤T的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，通过上述第二延迟部，对将提供给上述第n信道的数据的(C-n)T的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。

本申请的第二十二方面的发明，通过上述那样的构成，由第一延迟部集中发生将在组内的信道间共同发生的延迟，由第二延迟部单独发生包含信道间的延迟量的差异的延迟置，因此，能够简化延迟装置的控制和构成。

本申请的第二十三方面的发明所涉及的卷积解交错方法，在第二十二方面记载的卷积解交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第2h信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第(2h+1)信道不进行延迟。

本申请的第二十三方面的发明，通过上述那样的构成，由第一延迟部集中生成将在组内的2个信道间共同发生的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第二十四方面的发明所涉及的卷积解交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，第一存储装置进行数据宽度j×b(j为2以上的自然数)比特的存储；通过输入数据控制装置，来把输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；通过第二存储装置，来延迟来自上述输入数据控制装置的输入数据；通过上述比特联结装置，来联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；通过地址生成装置，来生成上述第一存储装置的地址；通过比特分离装置，来把上述第一存储装置的输出数据变换为本卷积解交错装置的数据宽度b比特的输出数据；通过上述输出数据控制装置，输出来自上述比特分离装置的输出数据。

本申请的第二十四方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十五方面的发明所涉及的卷积解交错方法，在第二十四方面记载的卷积解交错方法中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的(C-n)T的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。

本申请的第二十五方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十六方面的发明所涉及的卷积解交错方法，在第二十五方面记载的卷积解交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第2h信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第(2h+1)信道不进行延迟。

本申请的第二十六方面的发明，通过上述那样的构成，优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：

图1是表示实施例1的卷积交错装置的构成的图；

图2是表示实施例1的卷积交错装置的操作的图；

图3是表示实施例1的卷积交错装置的时序图的图；

图4是表示实施例2的卷积解交错装置的构成的图；

图5是表示实施例2的卷积解交错装置的操作的图；

图6是表示实施例2的卷积解交错装置的时序图的图；

图7是表示实施例3的卷积交错装置的构成的图；

图8是表示实施例3的卷积交错装置的操作的图；

图9是表示实施例3的卷积交错装置的时序图的图；

图10是表示实施例4的卷积解交错装置的构成的图；

图11是表示实施例4的卷积解交错装置的操作的图；

图12是表示实施例4的卷积解交错装置的时序图的图；

图13是表示日本专利公开公报特开平7-170201号公报中揭示了现有卷积交错装置的构成的图；

图14是表示从图13的现有卷积交错装置所类推的现有卷积解交错装置的构成的图；

图15是表示现有的另一个实施例的卷积交错装置的构成的图；

图16是表示现有的另一个实施例的卷积交错装置的操作的图；

图17是表示现有的又一个实施例的卷积解交错装置的构成的图；

图18是表示现有的又一个实施例的卷积解交错装置的操作的图；

图19是表示实施例5的卷积交错装置的构成的图；

图20是表示实施例6的卷积解交错装置的构成的图。

下面，用图1-12说明本发明的实施例。

(实施例1)

本实施例1的卷积交错装置通过以2信道为1个单位来集中RAM的地址计数器，可抑制RAM外围电路的电路规模及其消耗功率的增大。

用图1说明本实施例1的卷积交错装置的构成。

在本实施例1的卷积交错装置中，53是将数据输出给读出装置54的单端口RAM(第三方面的第1存储装置)，46是将卷积交错装置的输入数据61输出给寄存器49和输出信号选择器55以及移位寄存器59的输入数据控制装置，50是将控制信号输出给输入数据控制装置46、上位地址生成装置41、下位地址选择器44、移位寄存器选择器59和60以及RAM控制装置61的选择信号发生装置，59是将数据输出给移位寄存器群48的移位寄存器选择器，48是将以2个信道为1组的各组移位寄存器的输出输出给移位寄存器选择器60的移位寄存器群(第三方面的第2存储装置)，481、483至48C-2、48C分别是对应信道ch1、ch3至chC-2、chC设置的移位寄存器，60是将数据输出给比特联结装置的移位寄存器选择器，49是将数据输出给比特联结装置47的寄存器，491是保存输入数据控制装置46的输出数据并输出给输出信号选择器55的寄存器，47是将数据输出给所述RAM53的写入装置52的比特联结装置，41是通过输出定时调整装置45将所述RAM53的上位地址输出给所述写入装置52的上位地址生成装置，42是通过输出定时调整装置45将所述RAM53的下位地址输出给所述写入装置52的下位地址生成装置，45是将地址和控制信号输出给所述RAM53的写入装置52的输出定时调整装置，52是将数据/地址/控制信号输出给所述RAM53的写入装置，54是将地址/控制信号输出给所述RAM53并将数据输出给输出信号选择器55的读出装置，55是将数据输出给比特分离装置56的输出信号选择器，56是将数据输出给输出数据控制装置58和寄存器57的比特分离装置，57是将数据输出给输出数据控制装置58的寄存器，58是将本卷积交错装置的输出62向外部输出的输出数据控制装置，61是控制所述RAM53和输出信号选择器55的RAM控制装置。

此外，在下位地址生成装置42中，43是将以2个信道作为1组的各组的下位地址输出给下位地址选择器44的计数器群，432、434至43N至43C-1分别是对应信道ch2/ch3、ch4/ch5至chN/chN+1至chC-1/chC设置的计数器，44是将下位地址输出给输出定时调整装置45的下位地址选择器。

再有，在后述工作原理的说明中，选择信号发生装置50和地址生成装置40起输入侧选择器的作用。此外，在后述工作原理的说明中，输出信号选择器55和地址生成装置40起输出侧选择器的作用。

用图2和表示时序图的图3说明本实施例1的卷积装置的工作原理。

实施例1的卷积交错装置通过把图16的102-0、…、122-(C-1)替换为图2的移位寄存器(第一方面的第二延迟部)102-0、…、122-(C-1)/2和比特宽度2b的单端口RAM内的区域(第一方面的第一延迟部)…、123-(N/2-1)、…、123-((C-1)/2-1)，用进行循环切换的选择器120/121来实现。这些选择器120/121反复进行这样的切换：即从ch0开始使信道编号依次递增，当到达chC时，返回chC再次进行相同的工作。

首先，选择器120/121都选择ch0，但因在该ch0不存在原来的延迟部件，因而ch0的信号没有进行原来的延迟地通过本卷积交错装置。

接着，选择器120/121又都选择ch1，在该ch1中，由移位寄存器122-0实现FIFO，输出由该移位寄存器122-0完成原来的延迟的信号。

然后，选择器120/121同样都选择chN，由图中未示出的寄存器保持该chN的数据，直到下面的chN+1被选择为止，该数据与下一个chN+1一起被输入RAM123-(N/2-1)中，chN的数据由该RAM123-(N/2-1)延迟ch1的N(＞1)倍后输出。

此外，在chN+1中，由移位寄存器122-N/2进行与ch1的移位寄存器122-0相同的延迟，其中因由RAM123-(N/2-1)附加了ch1的N(＞1)倍延迟，结果，输出ch1的被(N+1)倍延迟的信号。

下面，选择器120/121同样都选择chC，在该chC中，由移位寄存器122-(C-1)/2进行与ch1的移位寄存器122-0相同的延迟，其中因由RAM123-((C-1)/2-1)附加了ch1的C-1(＞N)倍的延迟，结果，输出ch1的被C倍延迟的信号。

然后，在下一个时刻，选择器120/121重新选择ch0，接着重复上述工作。

如果更详细地说明，则在时刻t，所述选择器120/121选择编号N的信道时，将本卷积交错装置的输入数据输入给图1的输入数据控制装置46，并由寄存器49保持该数据。在1时刻(所述选择器120/121选择编号N+1的信道)后，将本卷积交错装置的输入数据输入给移位寄存器122-N/2，然后由移位寄存器122-N/2进行移位工作，由比特联结装置47将移位寄存器选择器69的输出作为下位b比特，将寄存器49的输出作为上位b比特同时写入单端口RAM123-(N/2-1)中，在t+N×m×(C+1)时刻，同时读出，由比特分离装置56和输出数据控制装置58将上位b比特作为本卷积交错装置的输出，将下位b比特存储在寄存器57中。在t+1+N×m×(C+1)时刻，由输出数据控制装置58将寄存器57的输出作为本卷积交错装置的输出。通过反复进行以上的处理，使就能完成卷积交错。

下面用图1说明本实施例1的卷积交错装置的工作。

本实施例1的卷积交错装置，由输入数据控制装置46从输入数据端子61取入将进行交错的输入数据，由写入装置52将其写入RAM53中。此时，给各ch的b比特数据2ch部分的数据分配1个地址计数器。然后，分别对应下位地址生成装置42的ch2和ch3(以下记为ch2/ch3)至chN-1和chN(以下记为chN-1/chN)至chC-1和cbC(以下记为chC-1/chC)的计数器432至43N至43C-1计数RAM53的下位地址。根据选择信号发生装置50产生的控制信号，下位地址选择器44选择构成其下位地址生成装置42的计数器群43的计数器，与从上位地址生成装置41输出的RAM53的上位地址一起，通过由输出定时调整装置45调整输出定时，由写入装置52向RAM53提供写入地址。

此时，首先输入ch0的数据，在下一个时刻输入ch1的数据，但与ch0的数据有关，选择器信号发生装置50进行控制，以便输入数据控制装置46不经由RAM53，而是通过寄存器491将ch0的数据直接传送给输出信号选择器55。此外，由选择信号发生装置50控制的RAM控制装置61进行控制，以便输出信号选择器55选择被直接从输入数据控制装置46传送给输出信号选择器55且未被RAM53延迟的数据，并从输出数据端子62向外部输出。

此外，与ch1的数据有关，由移位寄存器选择器59、60选择的ch1的移位寄存器481把来自输入数据控制装置46的数据延迟对应其容量的预定延迟时间T(＞0)，并输入寄存器492中。由选择信号发生装置50控制的RAM控制装置61进行控制，以便输出信号选择器55选择从该寄存器492输入且由ch1的移位寄存器481延迟的数据，并从输出数据端子62向外部输出。

此外，与ch2至chN至chC的数据有关，由上位地址生成装置41和下位地址生成装置42的计数器群在RAM53中设定对应各ch以2ch为1个单位且与延迟时间2T相当的各部分的存储区域依次变大的存储区域，它们由图中未示出的上位地址选择器和下位地址选择器44每当以2ch为1个单位依次选择各ch时被选择，与b比特数据的2ch部分依次到来的信道有关，在各存储区域的某一地址中写入数据，在下一个时刻，在读出该数据同时将该数据写入下一个地址中，在每个2ch中对各个存储区域进行这样的工作。

此外，相对于ch1、ch3至chN+1、chN+3至chC的奇数信道，通过选择信号发生装置50的控制，移位寄存器选择器59、60从移位寄存器群48中每隔2ch依次选择相应的ch的移位寄存器。对于这些移位寄存器，预先设定其容量，以便具有与来自ch0、ch2至chN-1至chC-1的偶数信道的延迟时间T的增大部分相当的容量，用比特联结装置47使从移位寄存器选择器60输出的数据通过寄存器49与ch0.ch2至chN-1至chC-1的偶数信道的数据联结，从而可提供相对于ch0至chN至chC的数据的依次变长的延迟时间。

因此，输入ch1的数据之后，输入ch2的数据，并在下一个时刻输入ch3的数据，但与ch2的数据有关，选择信号发生装置50进行控制，以便输入数据控制装置46将其输入寄存器49中，并由寄存器49相对于ch2的数据进行补偿，以便于与由移位寄存器483延迟的ch3的数据同时达到，同时由比特联结装置47联结这些ch2的数据和ch3的数据，该联结的ch2的数据和ch3的数据被输入RAM53。

并且，在此时，选择信号发生装置50控制上位地址生成装置41，产生与RAM53的ch2相当的存储区域的地址，同时控制下位地址选择器44，选择下位地址生成装置42的计数器群43的计数器432的输出，输出与ch3相当的存储区域的地址。输出定时调整装置45调整输出与这些ch2/ch3相当的存储区域的地址的定时，输出给RAM53的写入装置52中。

由此，将ch2/ch3的数据写入与RAM53的ch2/ch3相当的存储区域中。

此外，由选择信号发生装置50控制的RAM控制装置61选择与2T相当部分的延迟的数据，并且该数据由输出信号选择器55通过读出装置54从RAM53送入输出信号选择器55中。

比特分离装置56分离从该输出信号选择器55同时输出的ch2、Ch3的数据，与ch2的数据有关，通过输出数据控制装置58将其原封不动地从输出数据端子62向外部输出。

再有，与ch3的数据有关，将其输入寄存器57中，其中仅延迟预定的延迟时间T(＞0)。然后，通过输出数据控制装置58将寄存器57的数据从输出数据端子62向外部输出。

由此，给ch3的数据提供的延迟比提供给ch2的数据的预定的延迟时间T(＞0)部分的延迟变大并向外部输出。

以下，通过同样的工作，对偶数信道，由RAM53提供T的偶数倍延迟时间，对奇数信道，由移位寄存器和RAM53提供T的奇数倍延迟时间。

按以上构成，以往在1个信道中需要1个地址生成电路，但由于本发明的上述构成可以在2个信道中用1个地址生成电路，因此把地址生成电路的规模削减了1/2，可大幅度地节省面积。再有，以往在单端口RAM中相对1个信道的输入数据，必需进行1次读出/写入处理，而在本发明的上述构成中可以相对2个信道的输入数据进行1次读出/写入处理，因而可降低消耗功率。并且，由于可减少RAM的存取电路，因而也可采用以低工作频率工作的RAM。再有，通过兼用移位寄存器122，可简化单端口RAM的地址生成部，能够容易地实现RAM的地址生成。

此外，在上述实施例1中以2个信道作为1组，对1组分配1个地址生成电路，但也可以给3个以上的多个信道分配1个地址生成电路。

更一般地说，可以是输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)。

特别是，适用于DVB规格的情况，C＝11，即信道数为12，深度为17。此外，适于美国地面波标准的情况，C＝51，即信道数为52，深度为4。

此外，在上述实施例1中，由移位寄存器提供与相邻2个信道间的延迟量之差相当的延迟，也可以用移位寄存器提供大于该差的延迟。

并且，在上述实施例1中，用单端口RAM作为RAM，但也可用多端口RAM作为RAM，来更高速地进行输入输出。

(实施例2)

本实施例2的卷积解交错装置通过以2信道为1个单位集中RAM的地址计数器，可抑制RAM外围电路的电路规模及其消耗功率的增大。

用图4说明本实施例2的卷积解交错装置的构成。

在本实施例2的卷积解交错装置中，83是将数据输出给读出装置84的单端口RAM(第十一方面的第一存储装置)，76是将卷积解交错装置的输入数据91输出给比特联结装置77、寄存器791和移位寄存器选择器89的输入数据控制装置，80是将控制信号输出给上位地址生成装置71、下位地址选择器74、输入数据控制装置76、移位寄存器选择器89、90以及RAM控制装置81的选择信号发生装置，89是将数据输出给移位寄存器群78的移位寄存器选择器，78是将以2个信道为1组的各组的移位寄存器的输出输出给移位寄存器选择器90的移位寄存器群(第十一方面的第二存储装置)，780、782至78N、78N+2至78C-3、78C-1分别是对应信道ch0、Ch2至chN、chN+2至chC-3、ChC-1设置的移位寄存器，90是将数据输出给寄存器79和寄存器792的移位寄存器选择器，79是将数据输出给比特联结装置77的寄存器，791是保存输入数据控制装置76的输出数据并输出给输出信号选择器85的寄存器，792是保存移位寄存器选择器90的输出数据并输出给输出信号选择器85的寄存器，77是将数据输出给所述RAM83的写入装置82的比特联结装置，71是通过输出定时调整装置75将所述RAM83的上位地址输出给所述写入装置82的上位地址生成装置，72是通过输出定时调整装置75将所述RAM83的下位地址输出给所述写入装置82的下位地址生成装置，75是将地址和控制信号输出给所述RAM83的写入装置82的输出定时调整装置，82是将数据/地址/控制信号输出给所述RAM83的写入装置，84是将地址/控制信号输出给所述RAM83并将数据输出给输出信号选择器85的读出装置，85是将数据输出给比特分离装置86的输出信号选择器，86是将数据输出给输出数据控制装置88和寄存器87的比特分离装置，87是将数据输出给输出数据控制装置88的寄存器，88是将本卷积解交错装置的输出92向外部输出的输出数据控制装置，81是控制RAM83和输出信号选择器85的RAM控制装置。

此外，在下位地址生成装置72中，73是将以2个信道为1组的各组的下位地址输出给下位地址选择器74的计数器群，730、732至73N至73C-3分别是对应信道ch0/ch2、ChN/chN+1至chC-3/chC-2设置的计数器，74是将下位地址输出给输出定时调整装置75的下位地址选择器。

再有，在后述工作原理的说明中，选择信号发生装置80和地址生成装置70起输入侧选择器的作用。此外，在后述工作原理的说明中，输出信号选择器85和地址生成装置70起输出侧选择器的作用。

用图5和表示时序图的图6说明本实施例2的卷积解交错装置的工作原理。

实施例2的卷积解交错装置通过把图18的11122-0、…、1112-(C-1)替换为图5的移位寄存器(第九方面的第二延迟部)的132-0、…、132-(C-1)/2和比特宽度2b的单端口RAM内的区域(第九方面的第一延迟部)133-0…、133-N/2，用进行循环切换的选择器130/131来实现。这些选择器130/131重复进行这样的切换：从ch0开始依次使信道编号递增，当到达chC时再返回ch0进行相同的工作。

首先，选择器130/131选择ch0，但在该ch0中，移位寄存器132-0不进行与后述的chC-1的移位寄存器132-(C-1)/2相同的延迟，因而保持其直到由图中未示出的寄存器选择下一个ch1为止，该数据连同下一个ch1被输入RAM133-0中，进行后述的chC-1的C-1(＞N)倍的延迟。

为此，在存在移位寄存器132-0的ch0中，输出chC-1的被C倍延迟的信号，在ch1中，由于不存在移位寄存器132-0，因而输出chC-1的被C-1倍延迟的信号。

然后，选择器130/132同样选择chN，在该chN中，输出由移位寄存器132-N/2和RAM133-N/2把所选择的数据延迟ch1的C-N(＞1)倍后的信号。

此外，在chN+1中所选择的数据连同在chN中所选择的数据被输入RAM133-N/2中，但在该chN+1中，由于不存在移位寄存器132-N/2，因而输出由RAM133-N/2延迟ch1的C-(N+1)(＞1)倍的信号。

并且，在chC-1中，仅由移位寄存器132-(C-1)/2进行延迟，其由寄存器792所保持并补偿寄存器79的延迟部分。

以下，选择器130/131同样选择chC，但在该chC中，由于不存在除补偿寄存器79的延迟部分的寄存器791以外的延迟部件，因而chC的信号不进行原来延迟地通过本卷积解交错装置。

然后，在下一个时刻，选择器130/131重新选择ch0，接着重复上述工作。

如果更详细地说明，则在时刻t，所述选择器130/131选择编号N的信道时，将本卷积解交错装置的输入数据输入给信道编号数为N的移位寄存器132-N/2，然后移位寄存器132-N/2进行移位，在寄存器中存储移位寄存器132-N/2的输出。在1个时刻后(所述选择器选择编号数为N+1的信道)，将寄存器79的输出作为上位b比特，本解交错装置的输入数据作为下位b比特，同时在写入单端口RAM133的t+(C-(N+1))×m×(C+1)时刻，同时读出，将上位b比特作为本卷积解交错装置的输出，将下位b比特存储在寄存器87中。在t+1+(C-(N+1)×m×(C+1)时刻，将寄存器87的输出作为本卷积解交错装置的输出。通过反复进行以上的处理，使卷积解交错成为可能。

下面用图4说明本实施例2的卷积解交错装置的工作。

本实施例2的卷积解交错装置，由输入数据控制装置76从输入数据端子91取入将进行解交错的输入数据，由写入装置82将其写入RAM83中。此时，给各ch的b比特数据2ch部分的数据分配1个地址计数器。然后，分别对应下位地址生成装置72的ch0和ch1(以下记为ch0/ch1)至chN-1和chN(以下记为chN-1/chN)至chC-3和chC-2(以下记为chC-3/chC-2)的计数器730至73N至73C-3计数RAM83的下位地址。在下位地址选择器74选择其的同时，连同从上位地址生成装置71输出的RAM83的上位地址，通过由输出定时调整装置75调整输出定时，由写入装置82给RAM83提供写入地址。

此时，首先输入ch0的数据，在下一个时刻输入ch1的数据，但与ch0至chN至chC-2的数据有关，由上位地址生成装置71和下位地址生成装置72的计数器群在RAM83中设定对应各ch以2ch为1个单位且与延迟时间2T(＞0)相当的各部分的依次变大存储区域的存储区域，它们由图中未示出的上位地址选择器和下位地址选择器74每当以2ch为1个单位依次选择各ch时被选择，b比特的数据2ch部分与依次到来的信道有关，在各存储区域的某一地址中写入数据，在下一个时刻，读出该数据同时将该数据写入下一个地址中，在每个2ch中对各个存储区域进行这样的工作。

此外，对于ch1、ch3至chN+1、chN+3至chC的奇数信道，通过选择信号发生装置80的控制，移位寄存器选择器89、90从移位寄存器群78中每隔2ch依次选择该ch的移位寄存器。对于这些移位寄存器，预先设定其容量，以便具有与来自ch0、ch2至chN-1至chC-3的偶数信道的延迟时间T的增大部分相当的容量，用比特联结装置77通过寄存器79把从移位寄存器选择器90输出的数据与ch0、ch2至chN-1至chC-3的偶数信道的数据进行联结，从而可提供相对于ch0至chN至chC-2的数据的依次变长的延迟时间。

因此，与ch0的数据有关，选择信号发生装置80进行控制，以便由移位寄存器选择器89、90所选择的ch0的移位寄存器780把来自输入数据控制装置76的数据延迟对应其容量的预定延迟时间T(＞0)，并输入寄存器79中。  

这样进行控制，以便寄存器79通过输入数据控制装置76保持该ch0的数据直到ch1的数据来到为止，比特联结装置77联结来自该寄存器79的ch0的数据和来自输入数据控制装置76的ch1的数据，输出给RAM83的写入装置82中。

并且，此时，选择信号发生装置80控制上位地址生成装置71，产生与RAM83的ch0相当的存储区域的地址，同时控制下位地址选择器74，选择下位地址生成装置72的计数器群73的计数器730的输出，输出与ch1相当的存储区域的地址。输出定时调整装置75调整用于输出与这些ch0/ch1相当的存储区域的地址的定时，并输出给RAM83的写入装置82。

由此，将ch0/ch1的数据写入与RAM83的ch0/ch1相应的存储区域中。

此外，由选择信号发生装置80控制的RAM控制装置81选择这样的数据：通过读出装置84从RAM83送入输出信号选择器85中并且进行了与(C-1)T相当程度延迟。

比特分离装置86分离从该输出信号选择器85同时输出的ch0、Ch1的数据，与ch0的数据有关，将其输入寄存器87中，在此仅延迟预定的延迟时间T(＞0)。并且，通过输出数据控制装置88将寄存器87的数据从输出数据端子92向外部输出。

此外，与Ch1的数据有关，通过输出数据控制装置88将其原封不动地从输出数据端子92向外部输出。

由此，从输出数据端子92将由移位寄存器780和RAM83延迟了预定延迟时间CT的数据向外部输出。

以下，通过同样的工作，相对偶数信道，由RAM83提供T的奇数倍延迟时间，相对奇数信道，由移位寄存器和RAM83提供T的偶数倍延迟时间。

并且，与chC-1的数据有关，由移位寄存器选择器89、90选择的chC-1的移位寄存器780-1把来自输入数据控制装置76的数据延迟对应其容量的预定延迟时间T(＞0)，并输入寄存器792中。由选择信号发生装置80控制的RAM控制装置81进行控制，以便输出信号选择器85选择从该寄存器792输入且由chC-1的移位寄存器78C-1延迟的数据，并从输出数据端子92向外部输出。

与chC的数据有关，选择信号发生装置50进行这样的控制，以便输入数据控制装置76不经由RAM83，而是通过寄存器791直接向输出信号选择器85传送chC的数据。此外，由选择信号发生装置80控制的RAM控制装置81进行这样的控制，以便输出信号选择器85选择从该输入数据控制装置76直接传送给输出信号选择器85且不进行原来的延迟的数据，并从输出数据端子92向外部输出。

由此，由图1的卷积交错装置提供相对各ch0至chN至chC的依次变长的延迟时间，由该图4的卷积解交错装置提供相对各ch0至chC的依次变短的延迟时间。因此，综上所述，给各ch0至chN至chC提供相同的延迟时间，由图1的卷积交错装置排列的数据配置由图4的卷积解交错装置进行复原。

按以上构成，以往在1个信道中需要1个地址生成电路，而在本发明的上述构成中，由于可以在2个信道中用1个地址生成电路，因此地址生成电路削减了1/2，可大幅度地节省面积。再有，以往在单端口RAM中相对1个输入数据，需要进行1次读出/写入处理，而在本发明的上述构成中，可以相对2个输入数据进行1次读出/写入处理，因而可降低消耗功率。并且，由于可减少RAM的存取电路，因而也可采用以低工作频率工作的RAM。再有，通过兼用移位寄存器132，可简化单端口RAM的地址生成部，能够容易地实现RAM的地址生成。

此外，在上述实施例2中以2个信道作为1组，对1组分配1个地址生成电路，但也可以给3个以上的多个信道分配1个地址生成电路。

更一般地说，可以是输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)。

特别是，适用于DVB规格的情况，C＝11，即信道数为12，深度为17。此外，适于美国地面波标准的情况，C＝51，即信道数为52，深度为4。

此外，在上述实施例2中，移位寄存器提供与相邻2个信道间的延迟量之差相当的延迟，也可以用移位寄存器提供大于该差的延迟。

并且，在上述实施例2中，用单端口RAM作为RAM，但也可用多端口RAM作为RAM，以更高速地进行输入输出。

(实施例3)

本实施例3的卷积交错装置通过以2信道为1个单位集中RAM的地址计数器，可抑制RAM外围电路的电路规模及其消耗功率的增大。此外，通过仅用RAM实现将进行的延迟，从而构成不混杂种类不同的存储电路的装置。

用图7说明本实施例3的卷积交错装置的构成。

在本实施例3的卷积交错装置中，213是将数据输出给读出装置214的单端口RAM(第六方面的存储装置)，206是将卷积交错装置的输入数据221输出给比特联结装置207和输出信号选择器215的输入数据控制装置，208是将数据输出给比特联结装置207的寄存器，207是将数据输出给写入装置212的比特联结装置，210是将控制信号输出给地址生成装置200，地址生成装置223、RAM控制装置211和输出信号选择器215的选择信号发生装置，211是将控制信号输出给RAM213的RAM控制装置，200是将地址输出给写入装置212和读出装置214的地址生成装置，212是将RAM地址和数据输出给RAM213的写入装置，214是将RAM地址输出给RAM213并将数据输出给输出信号选择器215的读出装置，215是将数据输出给寄存器208和比特分离装置216的输出信号选择器，216是将数据输出给输出数据控制装置218和寄存器217的比特分离装置，217是将数据输出给输出数据控制装置218的寄存器，218是输出解交错输出数据222的输出数据控制装置。

此外，在地址生成装置200中，201是根据地址信号发生装置210产生的地址信号生成RAM213的上位地址并输出给输出定时调整装置205的上位地址生成装置，202是根据选择信号发生装置210产生的选择信号生成RAM213的下位地址并输出给输出定时调整装置205的下位地址生成装置，205是将RAM地址输出给写入装置212和读出装置214的输出定时调整装置。

此外，在下位地址生成装置202中，203是将每2个信道的下位地址输出给下位地址选择器204的计数器群，2032、2034至203N至203C-1是对应各信道ch2/ch3、Ch4/ch5至ChN/chN+1至chC-1、chC设置的计数器，204是将下位地址输出给输出定时调整装置205的下位地址选择器。

此外，在地址生成装置223中，224是将RAM的上位地址向输出定时调整装置221输出的上位地址生成装置，225是将RAM的下位地址向输出定时调整装置221输出的下位地址生成装置，221是向写入装置212和读出装置214输出RAM地址的输出定时调整装置。

并且，在后述工作原理的说明中，选择信号发生装置210和地址生成装置200和地址生成装置232起输入侧选择器的作用。此外，在后述工作原理的说明中，输出信号选择器215和地址生成装置200和地址生成装置232起输出侧选择器的作用。

用图8和表示时序图的图9说明本实施例3的卷积交错装置的工作原理。

实施例3的卷积交错装置通过把图16的102-0、…、122-(C-1)替换为图8的比特宽度b的单端口RAM内的区域142-0、…、142-C/2和比特宽度b的单端口RAM内的区域…、143-(N/2-1)、…、143-((C-1)/2-1)，用进行循环切换的选择器140/141来实现。这些选择器140/141反复进行这样的切换，从ch0开始信道编号依次递增，当到达chC时返回ch0再进行相同的工作。

再有，142-0、…、142-C/2…、和143-(N/2-1)、…、143-((C-1)/2-1)也可以存储在其它RAM中，通过使142-0、…、142-C/2每2个地集中，使与143-(N/2-1)、…、143-((C-1)/2-1)的比特宽度一致，也可存储在与143-(N/2-1)、…、143-((C-1)/2-1)相同的RAM中。

首先，选择器140/141选择ch0，但因在该ch0中不存在原来的延迟部件，因而ch0的信号没有进行原来的延迟地通过本卷积交错装置。

接着，选择器140/141选择ch1，在该ch1中由RAM213内的区域142-0实现FIF0，输出由该RAM213内的区域142-0延迟的信号。

然后，选择器140/141同样选择chN，由图中未示出的寄存器保持该chN的数据，直到选择下面的chN+1，输出该chN的数据由RAM213内的区域143-(N/2-1)延迟ch1的N(＞1)倍的信号。

此外，在chN+1中，由RAM213内的区域142-N/2进行与ch1的RAM213内的区域142-0相同的延迟，在其上附加由RAM213内的区域143-(N/2-1)延迟ch1的N(＞1)倍延迟，结果，输出ch1的(N+1)倍延迟的信号。

下面，选择器140/141同样选择chC，在该chC中，由RAM213内的区域142-C/2进行与ch1的RAM213内的区域142-0相同的延迟，由RAM213内的区域143-((C-1)/2-1)进行ch1的C-1(＞N)倍的延迟，结果，输出ch1的C倍延迟的信号。

然后，在下一个时刻，选择器140/141重新选择ch0，接着重复上述工作。

如果更详细地说明，则在时刻t，所述选择器140/141选择编号N的信道时，输入数据控制装置206通过输出信号选择器215将本卷积交错装置的输入数据221存储于图7的寄存器208。在1个时刻后(所述选择器选择编号N+1的信道)从RAM213内的区域142-N/2内读出最老的数据，在读出的地址上写入本卷积交错装置的输入数据，并且将读出的数据作为下位b比特，将移位寄208的输出作为上位b比特，同时写入所述RAM213内的区域143-(N/2-1)中。在t+N×m×(C+1)时刻，同时读出这些数据，将上位b比特作为本卷积交错装置的输出，将下位b比特存储在寄存器217中。在t+1+N×m×(C+1)时刻，将寄存器217的输出作为本卷积交错装置的输出。通过反复进行以上的处理可完成卷积交错。

下面说明其工作。本实施例3的卷积交错装置，由输入数据控制装置206从输入数据端子221取入要将进行交错的输入数据，由写入装置212将其写入RAM213中。此时，对各ch的b比特数据2ch部分的数据分配1个地址计数器。然后，分别对应下位地址生成装置202的ch2和ch3(以下记为ch2/ch3)至chN-1和chN(以下记为chN-1/chN)至chC-1和chN(以下记为chC-1/chC)的计数器2032至203N至203C-1计数RAM213的下位地址。下位地址选择器202选择这些计数器，连同从上位地址生成装置201输出的RAM213的上位地址，通过由输出定时调整装置205调整输出定时，从而由写入装置212向RAM213提供写入地址。

此时，首先输入ch0的数据，在下一个时刻输入ch1的数据，与ch0的数据有关，选择器信号发生装置210进行控制，以便输入数据控制装置206不经由RAM213，而是将ch0的数据直接送给输出信号选择器215。此外，由选择信号发生装置210控制的RAM控制装置211进行控制，以便输出信号选择器215选择被直接从输入数据控制装置216输送给输出信号选择器215且未被延迟的数据。

此外，与ch1的数据有关，由比特联结装置207联结从输出信号选择器215传送给选择器208的ch0的数据和来自输入数据控制装置206的ch1的数据。由选择信号发生装置210控制的RAM控制装置211进行控制，以便通过写入装置212将该联结的ch0和ch1的数据同时写入RAM213中。此时，选择信号发生装置210和RAM控制装置211进行控制，以便使用由地址生成装置223生成的上位地址和下位地址作为RAM213的地址，与由该地址生成装置223生成的地址有关，将数据写入各存储区域的某一地址中，在下一个时刻，读出该数据同时将该数据写入下一个地址中，通过在各2ch中相对各个存储区域进行这样的工作，与ch0和ch1的数据有关，RAM213作为FIFO进行工作，从而进行预定时间的延迟。

接着，通过选择信号发生装置210的控制，从RAM213同时读出的ch0和ch1的数据通过输出信号选择器215被输入比特分离装置216中，与ch0的数据有关，被原封不动地输出给输出数据控制装置218，与ch1的数据有关，通过寄存器217从输出数据端子222向外部输出。由此，与ch1的数据有关，实现与图1的移位寄存器群相当的延迟。

此外，与ch2至chN至chC的数据有关，通过选择信号发生装置210的控制，由上位地址生成装置201和下位地址生成装置202的计数器群在RAM53中设定对应各ch以2ch为1个单位且存储区域依次变大的存储区域，它们由图中未示出的上位地址选择器和下位地址选择器204每当以2ch为1个单位依次进行选择时被选择，b比特的数据2ch部分与依次到来的信道有关，在各存储区域的某一地址中写入数据，在下一个时刻，读出该数据同时将该数据写入下一个地址中，在各2ch中相对各个存储区域进行这样的工作。

此外，相对于ch1.ch3至chC的奇数信道，通过选择信号发生装置210的控制，地址生成装置223进行RAM213的地址生成，以便用RAM213的区域生成具有奇数信道和与其邻接的偶数信道的延迟时间之差相当的延迟时间。

由此，分别相对ch2/ch3提供2T/3T的延迟时间、…、相对于chC-3/chC-2提供(C-3)T/(C-2)T延迟时间。

用RAM213进行这样的工作，可实现与通过图1的移位寄存器提供的延迟相同的延迟。

由此，分别相对ch1、ch3、…、chC-2、chC提供T延迟时间。

为此，地址生成装置223从图1的移位寄存器群48中每隔2ch依次选择相应的ch的移位寄存器，这些移位寄存器提供延迟时间，该延迟时间与被设定为具有与来自ch0、Ch2至chN-1至chC-1的偶数信道的延迟时间的增大部分相当的容量的延迟相等，由此能够对RAM213ch0至chN至chC的数据提供依次变长的延迟时间。

即，chN的数据与ch0同样，一旦被输入便由输出信号选择器215输入寄存器208中，在比特联结装置207中与chN+1的数据联结并输入RAM213中。

RAM213通过地址生成装置223和地址生成装置200分别设定对应chN和chN+1的存储区域，由它们提供分别与chN和chN+1的数据相当的延迟时间。

从RAM213同时读出该chN和chN+1的数据，由输出信号器215输入比特分离装置216中。

比特分离装置216通过输出数据控制装置218由输出端子222直接输出chN的数据。此外，chN+1的数据一旦由寄存器217保存，便通过输出数据控制装置218由输出端子222输出。

因此，通过选择信号发生装置210进行控制，以便相对ch0到chC依次改变其信道，从而在各个信道中可提供相应于信道编号的增加而延长各T的延迟。

按以上构成，以往在1个信道中需要1个地址生成电路，但由于可以在2个信道中用1个地址生成电路，因此削减地址生成电路1/2，可大幅度地节省面积。此外，由于不用移位寄存器，仅用RAM就可实现，因而与实施列1相比，可进一步提高集成度，能够更高地集成化。

此外，在上述实施例3中以2个信道作为1组，对1组分配1个地址生成电路，但也可以相对3个以上的多个信道分配1个地址生成电路。

更一般地说，可以是输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)。

特别是，适用于DVB规格的情况，C＝11，即信道数为12，深度为17。此外，适于美国地面波标准的情况，C＝51，即信道数为52，深度为4。

此外，在上述实施例3中，不是在移位寄存器中而是在RAM的区域中提供与相邻2个信道间的延迟量之差相当的延迟，也可以用该专用的RAM区域提供大于该差的延迟。

并且，在上述实施例3中，用单端口RAM作为RAM，但也可用多端口RAM，以更高速地进行输入输出。

(实施例4)

本实施例4的卷积解交错装置通过以2信道为1个单位集中RAM的地址计数器，可抑制RAM外围电路的电路规模及其消耗功率的增大。此外，通过仅用RAM实现将进行的延迟，从而构成不混入种类不同的存储电路的装置。

用图10说明本实施例4的卷积解交错装置的构成。

在本实施例4的卷积解交错装置中，243是将数据输出给读出装置244的单端口RAM(第十四方面的存储装置)，236是将本卷积解交错装置的输入数据251输出给比特联结装置237和输出信号选择器245的输入数据控制装置，238是将数据输出给比特联结装置237的寄存器，237是将数据输出给写入装置242的比特联结装置，240是将控制信号输出给地址生成装置230.地址生成装置253.RAM控制装置241和输出信号选择器245的选择信号发生装置，241是将控制信号输出给RAM243的RAM控制装置，231是将RAM地址输出给写入装置242和读出装置244的地址生成装置，253是将RAM地址输出给写入装置242和读出装置244的地址生成装置，242是将RAM地址和数据输出给RAM243的写入装置，244是将RAM地址输出给RAM243，将数据输出给输出信号选择器245的读出装置，245是将数据输出给寄存器238和比特分离装置246的输出信号选择器，246是将数据输出给输出数据控制装置248和寄存器247的比特分离装置，247是将数据输出给输出数据控制装置248的寄存器，248是输出本解交错的输出数据252的输出数据控制装置。

此外，在地址生成装置230中，231是根据地址信号发生装置240的选择信号生成RAM243的上位地址。并输出给输出定时调整装置235的上位地址生成装置，232是生成RAM243的下位地址。并输出给输出定时调整装置235的下位地址生成装置，235是将RAM地址输出给写入装置242和读出装置244的输出定时调整装置。

此外，在下位地址生成装置232中，233是将每2个信道的下位地址输出给下位地址选择器234的计数器群，2330、2332至233N至233C-3分别是对应信道ch0和ch1、Ch2和ch3至Ch3至chN和chN+1至chC-3、chC-2设置的计数器，234是将下位地址输出给输出定时调整装置235的下位地址选择器。

此外，在地址生成装置253中，254是将RAM243的上位地址输出给输出定时调整装置251的上位地址生成装置，255是将RAM243的下位地址输出给输出定时调整装置251的下位地址生成装置，251是将RAM243的地址输出给写入装置242和读出装置244的输出定时调整装置。

而且，通过选择信号发生装置240和地址生成装置230和地址生成装置253，起到在下述的动作原理说明中的输入侧选择器的作用。并且，通过输出信号选择器245和地址生成装置230和地址生成装置253，起到在下述的动作原理说明中的输出侧选择器的作用。

用图11和表示时序图的图12说明本实施例4的卷积解交错装置的工作原理。

本实施例4的卷积解交错装置通过把图18的112-0、…、112-(C-1)替换为图11的比特宽度b的单端口RAM内的区域152-0、…、152-((C-1)/2)和比特宽度b的单端口RAM内的区域153-0、…、153-(N/2)、…，用进行循环切换的选择器150/151来实现。这些选择器150/151从ch0开始使信道编号依次递增，当到达chC时便返回ch0，再进行相同的工作，反复进行这样的切换。

再有，152-0、…、152-((C-1)/2)和153-0、153-(N/2)、…也可以存储在其它RAM中，通过使152-0、…、152-((C-1)/2)每2个地集中，使与153-0、153-(N/2)、…的比特宽度一致，也可存储在与153-0、153-(N/2)、…相同的RAM中。

首先，选择器150/151选择ch0，但在该ch0中，RAM243内的区域152-0不进行与后述的chC-1的RAM243内的区域152-(C-1)/2相同的延迟，由RAM243内的区域153-0进行后述的chC-1的C-1(＞N)倍延迟，结果输出chC-1的被C倍延迟的信号。

接着，选择器150/151选择ch1，但在ch1中，由于不存在RAM243内的区域152-0，因而输出chC-1的被C-1倍延迟的信号。

然后，选择器150/151同样选择chN，保持该chN的数据直到由图中未示出的寄存器进择下一个chN+1，并输出该chN的数据由RAM243内的区域152-N/2和RAM243内的区域153-N/2延迟chC-1的C-N(＞1)倍后的信号。

此外，在chN+1中，由于不存在RAM243内的区域152-N/2，因而输出由RAM243内的区域153-N/2延迟chC-1的C-(N+1)(＞1)倍后的信号。

并且，在chC-1中，仅由RAM243内的区域152-((C-1)/2)进行原来的延迟。

以下，选择器150/151同样选择chC，但在该chC中，由于不存在原来的延迟部分，因而chC的信号不进行原来的延迟地通过本卷积解交错装置。

然后，在下一个时刻，选择器150/151重新选择ch0，接着重复上述工作。

由此，图7的卷积交错装置提供相对各ch0至chC的依次变长的延迟时间，由该图10的卷积解交错装置提供相对各ch0至chN至chC的依次变短的延迟时间，因此，综合来说，相对各ch0至chN至chC提供相同的延迟时间，由图7的卷积交错装置排列的数据配置由图10的卷积解交错装置进行复原。

如果更详细地说明，则在时刻t，所述选择器150/151选择编号N的信道时，将本卷积解交错装置的输入数据从信道编号数为N的RAM243内的区域152-N/2内读出最老的数据，在读出的地址中，写入本卷积解交错装置的输入数据，并且将读出的数据存储在图10的寄存器238中。在1个时刻后(所述选择器选择编号数为N+1的信道)，将本卷积解交错装置的输入数据作为上位b比特，寄存器238的输出作为下位b比特，同时写入RAM243内的区域153-N/2中。在t+(C-(N+1))×m×(C+1)时刻，同时读出，将上位b比特作为本卷积解交错装置的输出，将下位b比特存储在寄存器247中。在t+1+(C-(N+1)×m×(C+1)时刻，将寄存器247的输出作为本卷积解交错装置的输出。通过反复进行以上的处理，使卷积解交错成为可能。

下面说明其工作。本实施例4的卷积解交错装置，由输入数据控制装置236从输入数据端子251取入将进行解交错的输入数据，由写入装置242将其写入RAM243中。此时，对应各ch的b比特数据2ch部分的数据分配1个地址计数器。然后，分别对应下位地址生成装置232的ch0和ch1(以下记为ch0/ch1)至chN-1和chN(以下记为chN-1/chN)至chC-3和chC-2(以下记为chC-3/chC-2)的计数器2330至233C-3计数RAM243的下位地址。在下位地址选择器232选择该计数器的同时，连同从上位地址生成装置231输出的RAM243的上位地址，通过由输出定时调整装置235调整输出定时，从而提供由写入装置242写入RAM243中的地址。

此时，当由输出信号选择器245将ch0的数据输入寄存器238中时，在比特联结装置237中联结ch1的数据，并输入RAM243中。

RAM243通过地址生成装置253和地址生成装置230的计数器群在83分别设定对应ch0和ch1的存储区域，由此提供分别与ch0和ch1的数据在CT上相当的延迟时间。

从RAM243同时读出该ch0和ch1的数据，并由输出信号选择器245输入比特分离装置246中。

比特分离装置246通过输出数据控制装置248将有关ch0的数据直接从输出端子252输出。并且一旦有关ch1的数据由寄存器247保存，则通过输出数据控制装置248将其从输出端子252输出。

此外，与ch2至chN至chC-2的数据有关，通过选择信号发生装置240的控制，由上位地址生成装置231和下位地址生成装置232的计数器群233在RAM243中设定分别对应ch以2ch为1个单位且存储区依次变小的存储区域，它们由图中未示出的上位地址选择器和下位地址选择器234以各ch.2ch为1个单位依次进行的各选择而被选择，b比特的数据2ch部分与依次到来的信道有关，在各存储区域的某一地址中写入数据，在下一个时刻，读出该数据同时将该数据写入下一个地址中，在每个2ch中对各个存储区域进行这样的工作。

此外，对于ch2至chN-1至chC-1偶数信道，通过选择信号发生装置240的控制，地址生成装置253进行RAM243的地址生成，以便利用RAM243的区域产生与具有奇数信道和与其邻接的偶数信道的将进行延迟的时间之差相当的延迟时间。

由此，分别对ch0/ch1提供CT/(C-1)T的延迟时间，对ch2/ch3提供(C-2)T/(C-3)T的延迟时间，….相对chC-3/chC-2的3T/2T的延迟时间。

该工作用RAM243进行与图4的移位寄存器的延迟相等的延迟。

由此，分别提供相对ch0.ch2.….chC-3的T延迟时间。

即，地址生成装置253从图4的移位寄存器群78中每隔2ch依次选择相应ch的移位寄存器，这些移位寄存器提供延迟时间，该延迟时间与被设定为具有与来自ch1.Ch3至chN至chC-2的奇数信道的延迟时间的增大部分相当的容量的延迟相等，由此能够对ch0至chN至chC-2的数据提供依次变短的延迟时间。

因此，选择信号发生装置240进行控制以便相对ch0至chC-2依次改变信道，能够提供各相对于信道编号的增加而变短的延迟。

并且，chC-1的数据被输入，最后，chC的数据被输入，但与chC-1的数据有关，由比特联结装置237联结从输出信号选择器245传送给寄存器238的chC的数据和来自输入数据控制装置236的chC-1的数据。由选择信号发生装置240控制的RAM控制装置241进行控制，以便通过写入装置242在RAM243中写入该被联结的数据。此时，选择信号发生装置240和RAM控制装置241使用由地址生成装置253生成的上位地址和下位地址作为RAM243的地址，与该地址生成装置253所生成的地址有关，在各存储区域的某一地址中写入数据，在下一个时刻，读出该数据同时将该数据写入下一个地址中，在每一个2ch中相对各个存储区域进行这样的工作，与chC有关，不进行延迟，并且与chC-1有关，RAM243作为FIFO进行工作，并进行控制，以便进行预定时间的延迟。

此外，与chC的数据有关，选择信号发生装置240进行控制，以便输入数据控制装置236不经由输入数据控制装置236，向输出信号选择器245直接送出数据。此外，由选择信号发生装置240控制的RAM控制装置241选择由输出信号选择器245从该输入数据控制装置236直接送入输出信号选择器245中且不被延迟的数据。

并且，从RAM243中读出的chC和chC-1的数据通过选择输出信号选择器245输入比特分离装置246中，与原来的chC的数据有关，与chC-1的数据有关，通过寄存器247从输出数据端子252向外部输出。由此，实现与图4的移位寄存器群相当的延迟。

按以上构成，以往在1个信道中需要1个地址生成电路，但由于可以在2个信道中用1个地址生成电路，因此削减地址生成电路1/2，可大幅度地节省面积。再有，由于不用移位寄存器就可实现，因而与实施例2相比，可进一步提高集成化率，进一步节省面积。

再有，在上述实施例4中以2个信道作为1组，对1组分配1个地址生成电路，但也可以相对3个以上的多个信道分配1个地址生成电路。

更一般地说，可以是输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)。

特别是，适用于DVB规格的情况，C＝11，即信道数为12，深度为17。此外，适于美国地面波标准的情况，C＝51，即信道数为52，深度为4。

此外，在上述实施例4中，不用移位寄存器而用RAM的区域提供与相邻2个信道间的延迟量之差相当的延迟，也可以用该专用的RAM区域提供大于该信道间的延迟量之差的延迟。

并且，在上述实施例4中，用单端口RAM作为RAM，但也可用多端口RAM，以更高速地进行输入输出。

实施例5

本实施例5的卷积交错装置，象实施例3那样，把2个信道作为1个单位来集中RAM的地址计数器，在此情况下，用加法器和寄存器群来构成地址计数器由此，来进一步抑制RAM的外围电路的电路规模的增大。

下面使用图19来对本实施例5的卷积交错装置的构成进行说明。

在本实施例5的卷积交错装置中，313是向读出装置314输出数据的单端口RAM(第六方面的存储装置)，306是把本卷积交错装置的输入数据321输出给比特联结装置307和输出信号选择器315的输入数据控制装置，308是向比特联结装置307输出数据的寄存器，307是向写入装置312输出数据的比特联结装置，310是向地址生成装置300、RAM控制装置311和输出信号选择器315输出控制信号的选择信号发生装置，311是向RAM313输出控制信号的RAM控制装置，300是向写入装置312和读出装置314输出RAM地址的地址生成装置，312是向RAM 313输出RAM地址和数据的写入装置，314是向RAM313输出RAM地址并向输出信号选择器315输出数据的读出装置，315是向寄存器308和比特分离装置316输出数据的输出信号选择器，316是向输出数据控制装置318和寄存器317输出数据的比特分离装置，317是向输出数据控制装置318输出数据的寄存器，318是输出解交错输出数据322的输出数据控制装置。

在地址生成装置300中，301是根据选择信号发生装置310的选择信号而生成RAM 313的上位地址并输出给输出定时调整装置305的上位地址生成装置，302是根据来自选择信号发生装置310的选择信号而生成RAM313的下位地址并输出给输出定时调整装置305的下位地址生成装置，305是向写入装置312和读出装置314输出RAM地址的输出定时调整装置。

在下位地址生成装置302中，331是保持每两个信道的阈值的寄存器，330是把下位地址选择器3042的输出与该寄存器331的输出相加的加法器，3041是向寄存器群303输出该加法器330的输出的下位地址选择器，303-0至303-(C-1)/2-1分别是对应于信道ch2和ch3至chC-1和chC而设置的寄存器，303-(C-1)/2是对应于ch1，ch3，…chC-2而设置的寄存器，305是向写入装置312输出下位地址选择器3042的输出地址的输出定时调整装置。

而且，通过选择信号发生装置310和地址生成装置300来起到在下述的操作原理说明中的输入侧选择器的作用。并且，通过输出信号选择器315和地址生成装置300来在下述的操作原理说明中的输出侧选择器的作用。

本实施例5的卷积交错装置通过加法器330和寄存器群303来实现与图7所示的实施例3的下位地址生成装置202和下位地址生成装置225内的计数器相当的装置，由此，合并计数器，使卷积交错装置进一步节省面积。

这样，对于该下位地址生成装置的操作，在下面表示了下位地址选择器304选择的每个信道的处理。对于与实施例3相同的操作，省略其说明。

首先，在下位地址选择器3041、3042选择ch0的情况下，下位地址不生成其。这是因为在交错装置的ch0中不存在数据的延迟部件。

接着，当下位地址选择器3041选择奇数编号的信道即ch1，ch3，ch5，…等时，寄存器303-(C-1)/2被选择，下位地址选择器3042向输出定时调整装置305和加法器330输出数据。

加法器330把输入数据加“1”，如果其结果超过在寄存器331中所存储的阈值，则向下位地址选择器3041输出“0”，否则，向下位地址选择器3041输出相加结果。

下位地址选择器3041把该值输出给寄存器303-(C-1)/2。此时，如果下位地址选择器3041选择奇数编号中最大信道，则把寄存器303-(C-1)/2更新为输入数据值。

当下位地址选择器3041选择信道2时，寄存器303-0被选择，下位地址选择器3042向输出定时调整装置305和加法器330输出该输出。

作为每个信道的阈值，寄存器331向加法器330输出与寄存器303-0相对应的阈值。加法器330把输入数据加“1，如果其结果超过阈值，则向下位地址选择器3041输出“0”，否则，向下位地址选择器3041输出相加结果。

下位地址选择器3041向寄存器303-0输出该“0”或者相加结果中的任一个，把寄存器303-0更新为输入数据值。

当下位地址选择器3041选择信道4时，寄存器303-1被选择，下位地址选择器3042向输出定时调整装置305和加法器330输出该输出。

作为每个信道的阈值，寄存器331向加法器330输出与寄存器303-1相对应的阈值。加法器330把输入数据加“1”，如果其结果超过阈值，则向下位地址选择器3041输出“0”，否则，向下位地址选择器3041输出相加结果。

下位地址选择器3041向寄存器303-1输出该“0”或者相加结果，把寄存器303-1更新为输入数据值。

同样，当下位地址选择器3041选择信道N时，寄存器303-(N/2-1)被选择，下位地址选择器3042向输出定时调整装置305和加法器330输出该输出。

作为每个信道的阈值，寄存器331向加法器330输出与寄存器303-(N/2-1)相对应的阈值。

加法器330把输入数据加“1”，如果其结果超过阈值，则向下位地址选择器3041输出“0”，否则，向下位地址选择器3041输出相加结果。

下位地址选择器3041向寄存器303-(N/2-1)输出该“0”或者相加结果，把寄存器303-(N/2-1)更新为输入数据值。

通过重复以上操作，能够通过加法器和寄存器来实现RAM的下位地址计数器，与使用地址计数器的实施例3相比，能够缩小电路规模。

实施例6

本实施例6的卷积解交错装置，象实施例4那样，把2个信道作为1个单位来集中RAM的地址计数器，在此情况下，用加法器和寄存器群来构成地址计数器，由此，来进一步抑制RAM的外围电路的电路规模的增大。

下面使用图20来对本实施例6的卷积解交错装置的构成进行说明。

在本实施例6的卷积解交错装置中，413是向读出装置414输出数据的单端口RAM(第十四方面的存储装置)，406是把本卷积解交错装置的输入数据421输出给比特联结装置407和输出信号选择器415的输入数据控制装置，408是向比特联结装置407输出数据的寄存器，407是向写入装置412输出数据的比特联结装置，410是向地址生成装置400、RAM控制装置411和输出信号选择器415输出控制信号的选择信号发生装置，411是向RAM413输出控制信号的RAM控制装置，400是向写入装置412和读出装置414输出RAM地址的地址生成装置，412是向RAM413输出RAM地址和数据的写入装置，414是向RAM413输出RAM地址并向输出信号选择器415输出数据的读出装置，415是向寄存器408和比特分离装置416输出数据的输出信号选择器，416是向输出数据控制装置418和寄存器417输出数据的比特分离装置，417是向输出数据控制装置418输出数据的寄存器，418是输出解交错输出数据422的输出数据控制装置。

在地址生成装置400中，401是从选择信号发生装置410生成RAM 413的上位地址并输出给输出定时调整装置405的上位地址生成装置，402是从选择信号发生装置410生成RAM413的下位地址并输出给输出定时调整装置405的下位地址生成装置，405是向写入装置412和读出装置414输出RAM地址的输出定时调整装置。

在下位地址生成装置402中，431是保持每两个信道的阈值的寄存器，430是把下位地址选择器4042的输出与该寄存器431的输出相加的加法器，4041是向寄存器群403输出该加法器430的输出的下位地址选择器，403-0至403-(C-1)/2-1分别是对应于信道ch0和ch1至chC-3和chC-2而设置的寄存器，403-(C-3)/2+1是对应于ch0，ch2，…chC-1而设置的寄存器，405是向写入装置412输出下位地址选择器的输出地址的输出定时调整装置。

而且，通过选择信号发生装置410和地址生成装置400来起到在下述的操作原理说明中的输入侧选择器的作用。并且，通过输出信号选择器415和地址生成装置400来在下述的操作原理说明中的输出侧选择器的作用。

本实施例6的卷积解交错装置通过加法器340和寄存器群403来实现与图10所示的实施例4的下位地址生成装置202和下位地址生成装置225内的计数器的装置，由此，合并计数器，使卷积解交错装置进一步节省面积。

这样，对于该下位地址生成装置的操作，在下面表示了下位地址选择器404选择的每个信道的处理。对于与实施例4相同的操作，省略其说明。

首先，在下位地址选择器4041、4042选择chC的情况下，下位地址不生成其。这是因为在交错装置的chC中不存在数据的延迟部件。

接着，当下位地址选择器4041选择偶数编号的信道即ch0，ch2，ch6，…等时，寄存器403-(C-3)/2+1被选择，下位地址选择器4042向输出定时调整装置405和加法器430输出数据。

加法器430把输入数据加“1”，如果其结果超过在寄存器431中所存储的阈值，则向下位地址选择器4041输出“0”，否则，向下位地址选择器4041输出相加结果。

下位地址选择器4041把该值输出给寄存器403-(C-3)/2+1。此时，如果下位地址选择器4041选择偶数编号中最大信道，则把寄存器403-(C-3)/2+1更新为输入数据值。

当下位地址选择器4041选择信道2时，寄存器403-0被选择，下位地址选择器4042向输出定时调整装置405和加法器430输出数据。

作为每个信道的阈值，寄存器431向加法器430输出寄存器403-0的阈值。加法器430把输入数据加“1”，如果其结果超过阈值，则向下位地址选择器4041输出“0”，否则，向下位地址选择器4041输出相加结果。

下位地址选择器4041向寄存器403-0输出该“0”或者相加结果，把寄存器403-0更新为输入数据值。

当下位地址选择器4041选择信道4时，寄存器403-1被选择，下位地址选择器4042向输出定时调整装置405和加法器430输出该输出。

作为每个信道的阈值，寄存器431向加法器430输出与寄存器403-1相对应的阈值。加法器430把输入数据加“1”，如果其结果超过阈值，则向下位地址选择器4041输出“0”，否则，向下位地址选择器4041输出相加结果。

下位地址选择器4041向寄存器403-1输出该“0”或者相加结果，把寄存器403-1更新为输入数据值。

同样，当下位地址选择器4041选择信道N时，寄存器403-N/2被选择，下位地址选择器4042向输出定时调整装置405和加法器430输出该输出。

作为每个信道的阈值，寄存器431向加法器430输出与寄存器403-N/2相对应的阈值。

加法器430把输入数据加“1”，如果其结果超过阈值，则向下位地址选择器4041输出“0”，否则，向下位地址选择器4041输出相加结果。

下位地址选择器4041向寄存器403-N/2输出该“0”或者相加结果，把寄存器403-N/2更新为输入数据值。

通过重复以上操作，能够通过加法器和寄存器来实现RAM的下位地址计数器，与使用地址计数器的实施例3相比，能够缩小电路规模。

如上述那样，根据本申请的第一方面的发明所涉及的卷积交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，包括延迟装置，该延迟装置由第一和第二延迟部组成，对第n信道的数据进行nT(T是T＞0的预定延迟量)的延迟，上述第一延迟部对第I组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，信道至多分成k个组的第i组，分别进行iS(S是0＜S≤T的预定延迟量)的延迟，上述第二延迟部对将提供给上述第n信道的数据的nT的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。由此，具有这样的效果：由第一延迟部集中生成将在组内的信道间共同发生的延迟，由第二延迟部单独生成包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第二方面的发明所涉及的卷积交错装置，在第一方面记载的卷积交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。由此，具有这样的效果：由第一延迟部集中生成将在组内的2个信道间共同发生的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第三方面的发明所涉及的卷积交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，包括：数据宽度j×b(j为2以上的自然数)比特的第一存储装置；输入数据控制装置，把本卷积交错装置的输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；用于延迟来自上述输入数据控制装置的输入数据的上述第二存储装置；上述比特联结装置，用于联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；地址生成装置，生成上述第一存储装置的地址；比特分离装置，把上述第一存储装置的输出数据变换为本卷积交错装置的数据宽度b比特的输出数据；上述输出数据控制装置，把来自上述比特分离装置的输出数据输出到本卷积交错装置的外部。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第四方面的发明所涉及的卷积交错装置，在第三方面记载的卷积交错装置中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行iS(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的nT的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，包括切换装置，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第五方面的发明所涉及的卷积交错装置，在第四方面记载的卷积交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第六方面的发明所涉及的卷积交错装置，在第三方面记载的卷积交错装置中，上述第二存储装置和上述第一存储装置由同一种类的存储装置所构成。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第七方面的发明所涉及的卷积交错装置，在第三方面记载的卷积交错装置中，上述第一存储装置由RAM构成。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第八方面的发明所涉及的卷积交错装置，在第七方面记载的卷积交错装置中，上述RAM具有j个(j是2以上的自然数)输入输出端口。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第九方面的发明所涉及的卷积解交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，包括延迟装置，该延迟装置由第一和第二延迟部组成，对第n信道的数据进行(C-n)T(T是T＞0的预定延迟量)的延迟，上述第一延迟部对信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S≤T的预定延迟量)的延迟，第I组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二延迟部对将提供给上述第n信道的数据的(C-n)T的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。由此，具有这样的效果：由第一延迟部集中生成将在组内的信道间共同发生的延迟，由第二延迟部单独生成包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第十方面的发明所涉及的卷积解交错装置，在第九方面记载的卷积解交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。由此，具有这样的效果：由第一延迟部集中生成将在组内的2个信道间共同生成的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第十一方面的发明所涉及的卷积解交错装置，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，包括：数据宽度j×b(j为2以上的自然数)比特的第一存储装置；输入数据控制装置，把本卷积解交错装置的输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；用于延迟来自上述输入数据控制装置的输入数据的上述第二存储装置；上述比特联结装置，用于联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；地址生成装置，生成上述第一存储装置的地址；比特分离装置，把上述第一存储装置的输出数据变换为本卷积解交错装置的数据宽度b比特的输出数据；上述输出数据控制装置，把来自上述比特分离装置的输出数据输出到本卷积解交错装置的外部。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十二方面的发明所涉及的卷积解交错装置，在第十一方面记载的卷积解交错装置中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的(C-n)T的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，包括切换装置，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十三方面的发明所涉及的卷积解交错装置，在第十二方面记载的卷积解交错装置中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十四方面的发明所涉及的卷积解交错装置，在第十一方面记载的卷积解交错装置中，上述第二存储装置和上述第一存储装置由同一种类的存储装置所构成。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十五方面的发明所涉及的卷积交错装置，在第十一方面记载的卷积解交错装置中，上述第一存储装置由RAM构成。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十六方面的发明所涉及的卷积解交错装置，在第十五方面记载的卷积解交错装置中，上述RAM具有j个(j是2以上的自然数)输入输出端口。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第十七方面的发明所涉及的卷积交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，由第一和第二延迟部来构成对第n信道的数据进行nT(T是T＞0的预定延迟量)的延迟的延迟装置，由上述第一延迟部来对信道至多分成k个组的第i组，分别进行iS(S是0＜S≤T的预定延迟量)的延迟，第I组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，由上述第二延迟部来对将提供给上述第n信道的数据的nT的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。由此，具有这样的效果：由第一延迟部集中生成将在组内的信道间共同发生的延迟，由第二延迟部单独生成包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第十八方面的发明所涉及的卷积交错方法，在第十七方面记载的卷积交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。由此，具有这样的效果：由第一延迟部集中生成将在组内的2个信道间共同发生的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第十九方面的发明所涉及的卷积交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积交错，其特征在于，第一存储装置进行数据宽度j×b(j为2以上的自然数)比特的存储；通过输入数据控制装置，把输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；通过第二存储装置，来延迟来自上述输入数据控制装置的输入数据；通过上述比特联结装置，来联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；通过地址生成装置，来生成上述第一存储装置的地址；通过比特分离装置，来把上述第一存储装置的输出数据变换为进行了卷积交错的数据宽度b比特的输出数据；通过上述输出数据控制装置，来输出来自上述比特分离装置的输出数据。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十方面的发明所涉及的卷积交错方法，在第十九方面记载的卷积交错方法中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行iS(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的nT的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十一方面的发明所涉及的卷积交错方法，在第二十方面记载的卷积交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第(2h+1)信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第2h信道不进行延迟。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十二方面的发明所涉及的卷积解交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，由第一和第二延迟部组成对第n信道的数据进行(C-n)T(T是T＞0的预定延迟量)的延迟的延迟装置，通过上述第一延迟部，对信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S≤T的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，通过上述第二延迟部，对将提供给上述第n信道的数据的(C-n)T的延迟进行延迟，以补足在上述第一延迟部的延迟中仍不够的部分。由此，具有这样的效果：由第一延迟部集中发生将在组内的信道间共同发生的延迟，由第二延迟部单独发生包含信道间的延迟量的差异的延迟量，因此，能够简化延迟装置的控制和构成。

本申请的第二十三方面的发明所涉及的卷积解交错方法，在第二十二方面记载的卷积解交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二延迟部对第2h信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第(2h+1)信道不进行延迟。由此，具有这样的效果：由第一延迟部集中生成将在组内的2个信道间共同发生的延迟，由第二延迟部仅对一方信道生成信道间的延迟量的差异，因此，能够简化延迟装置的控制和构成。

本申请的第二十四方面的发明所涉及的卷积解交错方法，对于输入输出数据宽度为b比特、作为比特宽度单位的数据的个数的深度为m、信道编号数为n、最大信道编号数为C(n是满足0≤n≤C的关系的整数，b、m、C是自然数)的数据群进行卷积解交错，其特征在于，第一存储装置进行数据宽度j×b(j为2以上的自然数)比特的存储；通过输入数据控制装置，来把输入数据分配给比特联结装置或者第二存储装置或者输出数据控制装置；通过第二存储装置，来延迟来自上述输入数据控制装置的输入数据；通过上述比特联结装置，来联结来自上述输入数据控制装置和上述第二存储装置的输入数据并生成数据宽度为j×b比特的上述第一存储装置的输入数据；通过地址生成装置，来生成上述第一存储装置的地址；通过比特分离装置，来把上述第一存储装置的输出数据变换为本卷积解交错装置的数据宽度b比特的输出数据；通过上述输出数据控制装置，输出来自上述比特分离装置的输出数据。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十五方面的发明所涉及的卷积解交错方法，在第二十四方面记载的卷积解交错方法中，上述地址生成装置进行地址生成，以便于上述第一存储装置对于信道至多分成k个组的第i组，分别进行(C-i)S(S是0＜S的预定延迟量)的延迟，第i组是由第ik至第((i+1)k-1)信道(k是C以下的自然数，i是满足0≤i≤((C/k)的整数部分)的关系的整数，为(i+1)k-1≤C)组成的，上述第二存储装置具有存储容量，能够对将提供给上述第n信道的数据的(C-n)T的延迟(T是S≤T的预定延迟量)进行延迟，以补足在由上述第一存储装置所产生的延迟中仍不够的部分，同时，每当上述b比特和深度m的数据被输入时，依次进行切换，以使输入上述第一存储装置、第二存储装置的数据的信道和上述第一存储装置输出的数据的信道成为同一信道编号的信道。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。

本申请的第二十六方面的发明所涉及的卷积解交错方法，在第二十五方面记载的卷积解交错方法中，上述C是奇数，上述k为2，上述S和T满足S＝T的关系，上述第二存储装置对第2h信道(h是满足0≤2h+1≤C的关系的整数)进行T的延迟，对第(2h+1)信道不进行延迟。由此，具有这样的效果：优化RAM地址生成装置，通过最小限度的地址生成电路面积和RAM存取次数的降低，能够用最小限度的消耗功率来进行卷积解交错，同时，能够用以低工作频率而工作的RAM来执行。