包括具有嵌入式电容器的内插器的电子装置及其制作方法

发明领域

本发明总体上涉及电子设备的封装。更具体讲，本发明涉及包括具有一个或多个嵌入式电容器的内插器(interposer)以降低高速集成电路中的开关噪声的电子装置以及与其有关的制造方法。

发明背景

通常通过在物理上和电气上将集成电路(IC)耦合到由有机或陶瓷材料制成的衬底上，从而将集成电路装配成封装。可以在物理上和电气上将一个或多个IC封装与印刷电路板(PCB)或插件耦合，形成“电子装置”。“电子装置”可以是“电子系统”的一部分。这里将“电子系统”广泛地定义为包括“电子装置”的任何产品。电子系统的例子包括计算机(例如，台式计算机、膝上型计算机、手持计算机以及服务器等)、无线通信设备(例如，蜂窝电话、无绳电话以及寻呼机等)、与计算机有关的外围设备(例如，打印机、扫描仪以及监视器等)、娱乐设备(例如，电视机、收音机、立体声音响、磁带和光盘播放器、录像机以及MP3(移动画面专家组、音频播放器3)播放器等)等。

在电子系统领域当中，在制造商之间存在不间断的竞争压力，促使其提高设备的性能而降低生产成本。对于在衬底上的IC封装来说，情况尤其是这样，其中每一代新的封装必然提供更强的性能，同时一般在尺寸上更小或更紧凑。

IC衬底可以包括若干绝缘的金属层以及安装在衬底的一个或多个表面上的一个或多个电子装置，这些金属层有选择地形成图案，以便提供金属互连线(这里称为“迹线(trace)”)。通过包括衬底迹线的导电路径体系，在功能上将一个或多个电子部件与电子系统的其它元件连接。衬底迹线通常传送在系统的电子部件如IC之间传输的信号。某些IC具有数量相对多的输入/输出(I/O)端子以及大量的电源和接地端子。大量的I/O、电源和接地端子需要衬底包含数量相对较多的迹线。某些衬底需要多层迹线，以提供所有的系统互联线。

位于不同层中的迹线一般利用在板上形成的通过孔(也称为“镀通孔”)电气连接。通过孔可以通过开一个通过衬底的某些层或所有层的孔，然后将孔的内表面镀或填充导电材料如铜或钨来形成。

用于在衬底上固定IC的常规方法之一称为“受控塌陷芯片连接”(C4)。在制造C4封装的过程中，用可重熔的焊料块或者焊料球将IC元件的导电端子或焊盘(一般称为“电接触”)直接与衬底表面上的对应焊盘焊在一起。由于牢固并且简单，因此C4方法被广泛使用。

随着IC如处理器的内部电路在越来越高的时钟频率下运行，和随着IC在越来越高的功率电平下运行，开关噪音可以增加到不能接受的程度。

出于上述原因以及对本领域技术人员来说，通过阅读和理解本说明应该变得清楚的下述原因，在本领域非常需要一种用于在衬底上进行封装的方法和设备，使与高时钟频率以及高功率传送有关的问题，如开关噪音，减小到最小。

附图简要说明

图1为按照本发明的一个实施例的，包括至少一个具有嵌入式电容器的电子装置的电子系统的框图；

图2示出了按照本发明的一个实施例的多层内插器的截面图；

图3示出了按照本发明的一个实施例的，具有嵌入式电容器器的多层内插器的截面图，其中，遍及内插器的内部，排列耦合相同电位的容性层的通过孔；

图4示出了按照本发明的另一个实施例的，具有嵌入式分立电容器的多层内插器的截面图；

图5示出了按照本发明的另一个实施例的，具有两个嵌入式分立电容器的多层内插器的截面图；

图6示出了按照本发明的一个实施例，可以用于具有嵌入式电容器的内插器中的不同介电材料的电容与面积之间的曲线图；

图7为按照本发明的一个实施例的，制作包括嵌入式电容器的内插器的方法流程图；以及

图8为按照本发明的一个实施例的，制作具有包括嵌入式电容器的内插器的电子装置的方法流程图。

发明实施例详细描述

在以下对本发明的实施例的详细描述中，将形成其一部分的附图作为参考，其中通过说明示出可以实施本发明的特定优选实施例。对这些实施例进行了充分详细的描述，使本领域技术人员能够实施本发明，并且理解在不脱离本发明的精神和范围的情况下，可以利用其它实施例并且可以进行逻辑上、机械上和电气上的改变。因此，以下的详细描述不是进行限制，本发明的范围仅由所附权利要求确定。

本发明通过在多层结构中嵌入一个或多个去耦电容，提供了解决与对运行在高时钟速度和高功率电平的集成电路进行封装的现有技术有关的功率传送问题的措施。在这里对不同的实施例进行说明和描述。在一个实施例中，多层结构采取了在IC晶片与衬底之间安装内插器的形式，而通常直接将晶片安装在衬底上。嵌入式电容器可以是分立电容器，或者它们可以是一个或多个容性材料层。

图1为按照本发明的一个实施例的，包括至少一个具有嵌入式电容器的电子装置4的电子系统1的框图。电子系统1仅为可以在其中使用本发明的电子系统的一个例子。在这个例子中，电子系统1包括一个数据处理系统，该系统包括连接该系统的各个部件的系统总线2。系统总线2在电子系统1的各个部件之间提供通信链接，并且可以按照单个总线、组合总线或者以任何其它适合的方式实现。

将电子装置4耦合到系统总线2。电子装置4可以包括任何电路或者电路的组合。在一个实施例中，电子装置4包括可以是任何类型的处理器6。这里所用的“处理器”表示任何类型的计算电路，如微处理器、微控制器、复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(YLIW)微处理器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路，但不限于此。

可以包括在电子装置4中的其它类型的电路为常规电路、专用集成电路(ASIC)等，例如在移动电话、寻呼机、便携式计算机、收发两用无线电设备以及相似的电子系统中使用的一个或多个电路(如通信电路7)。该IC可以执行任何其它类型的功能。

电子系统1也可以包括外部存储器10，外部存储器10本身又可以包括适合于特定用途的一个或多个存储器元件，如随机存取存储器(RAM)形式的主存储器12、一个或多个硬盘驱动器14和/或一个或多个处理活动介质16，如软盘、光盘(CD)以及数字视频盘(DVD)等，的驱动器。

电子系统1还可以包括显示设备8、扬声器9、键盘和/或控制器20，控制器20可以包括鼠标、轨迹球、游戏控制器、声音识别设备或者任何其它使得系统用户能够将信息输入到电子系统1中和/或从电子系统1接收信息的设备。

图2示出了按照本发明的一个实施例的多层内插器50的截面图。内插器50介于IC晶片40和主衬底60之间。IC晶片40可以是任何类型的，如微处理器或微控制器、存储器电路、专用集成电路(ASIC)、数字信号处理器(DSP)、射频电路、放大器、功率转换器、滤波器和时钟脉冲电路等。主衬底60可以是任何适用类型的，并且可以由任何适用的材料制成，如，有机材料、聚酰亚胺、硅、玻璃、石英和陶瓷等。

内插器50至少包含一个嵌入式电容器55，在本实施例中示出的嵌入式电容器55包括交替排列的一对电容极板52和54，在它们之间具有高介电常数(DK)层53。这里使用“高介电常数层”表示高介电常数材料层，如像钛酸盐颗粒一样的高介电常数陶瓷叠片；高介电常数介电薄膜，如利用溶胶凝胶(Sol-Gel)或金属有机化学汽相沉积(MOCVD)技术沉积的钛酸盐薄膜；或者任何其他类型的高介电常数材料层。

分别利用金属化的功率通过孔48和49，可以将分别由参考数字52和54表示的内插器50的电容器55的Vcc和Vss电极分别连接到在晶片中心的对应凸起43和45，同时分别连接到在主衬底60上的对应凸起63和65。对于所示实施例来说，如果假定通过孔的节距约为150微米，则可以容纳大量这样的功率通过孔(超过2000个)，这些通过孔将电容55直接连接到功率节点Vcc和Vss或IC晶片40的凸起。保证了回路电感的值非常小，并且提高了整个IC封装结构的电流传送能力。

应该理解，内插器50顶部的焊盘/凸起节距必须与晶片40的凸起节距相匹配，而内插器50底部的焊盘/凸起节距必须与主衬底60的焊盘节距相匹配。虽然在图2所示的实施例中，内插器50顶部和底部的节距相同，但是可以将内插器50底部的节距以及主衬底60的节距放宽到较大的尺寸。即，在可选实施例中，可以将内插器50用于将该节距从相对紧密的晶片凸起节距变为相对宽松的衬底焊盘节距。

通常将信号凸起，如凸起41和47，布置在晶片的周围，按照例如四行或者更多行的深度排列(为简单起见，仅在晶片40的每边示出一行)。对于周围的信号凸起，内插器50可以使用通过孔(例如信号通过孔46和51)，这些通过孔将信号从这些晶片上的信号凸起传送到内插器50的相对表面。最终可以将内插器50连接到主衬底60，由此保证在IC晶片40与主衬底60之间完全连接Vcc、Vss以及信号电平。

本发明可以同样应用于信号迹线出现在外围之外的其它地方的实施例以及在晶片上的任何地方提供Vcc和Vss迹线的实施例。基本上，可以利用如图2中所示的如46和51那样的通过孔将所有来自IC晶片40上的信号I/O凸起的信号I/O电平通过内插器50连接到其相对表面。同样，可以利用如48和49那样的通过孔，将来自IC晶片40上的对应凸起的Vcc和Vss电平通过内插器50分别连接到其相对表面。

内插器50在一个表面上具有多个在节距与布置上与IC晶片40表面上对应的焊料球或凸起42相匹配的触点或焊盘44。此外，在另一个表面上，内插器50具有与主衬底60表面上的对应的焊料球或凸起58相匹配的触点或焊盘56。晶片40以及主衬底60可以是任何类型的。虽然在图2中示出的内插器50的实施例示出具有与IC晶片40以及主衬底60相同的高密度排列的焊盘和通过孔，但是其它实施例可以具有不同排列密度的焊盘和通过孔。通过孔可以连接内插器50相对侧的、具有相同节距的焊盘(例如焊盘44和56)，或者可以将通过孔扇形散开，以便放宽内插器50下表面上的焊盘的节距。

当对IC封装进行装配时，将内插器50的焊盘44连接到IC晶片40上的焊料凸起42，并且将内插器50的焊盘56连接到主衬底60上的焊料凸起58。

至少将晶片40上的一个Vcc端子43连接到内插器50的通过孔48，通过孔48将Vcc电位连接到电容55的层52以及主衬底60的Vcc端子63。同时，至少将晶片40上的一个Vss端子45连接到内插器50的通过孔49，通过孔49将Vss电位连接到电容55的层54以及主衬底60的Vcc端子65。此外，至少将晶片40上的一个信号端子41连接到通过孔46，通过孔46将IC信号电平连接到主衬底60上的对应信号端子61。将晶片40上的附加信号端子47连接到通过孔51，通过孔51将附加IC信号电平连接到主衬底60上的信号端子67。

内插器的一个重要目的是提供比较接近该晶片的比较高的电容，以便减小IC运行时，尤其是高时钟速度运行时，电抗电感的耦合作用。

图3示出了按照本发明的一个实施例的具有嵌入式电容器的多层内插器310的截面图，其中，遍及内插器的内部，排列耦合相同电位的容性层的通过孔。内插器310可以连接在IC晶片300与主衬底320之间。通过适当的连接物如在具有与IC晶片300上的对应连接引线节距和位置相同的阵列上的焊料球301，可以将内插器310连接到IC晶片300。可以将焊料球301附着在内插器310的焊盘302和305上。焊盘302用于连接到Vcc电位，而焊盘305用于连接到Vss电位。焊盘302连接到电容极板306，而焊盘305连接到电容极板307。

同时连接到电容极板306的是内插器310的另一个表面上的焊盘312。焊料球311的某些焊料球将焊盘312连接到主衬底320的对应导电迹线或区域。此外，将焊盘315连接到电容极板307以及可以附着在主衬底320的对应导电迹线或区域的其余焊料球311。

在本实施例中，利用导电通过孔如通过孔303，将各个电容极板306连接到焊盘302和312，并且还将它们相互连接。同样，利用导电通过孔如通过孔309，将各个电容极板307连接到焊盘305和315，并且还将它们相互连接。在本实施例中，将连接相同电位的电容极板的通过孔分散到遍及内插器陶瓷衬底310内部区域的任何合适的部分。

内插器310包括嵌入式电容器叠加，它的极板可以用具有高介电常数(DK)(即具有大于二氧化硅的介电常数)的多层或多叠陶瓷薄膜制成。通过使用常规的陶瓷衬底技术，利用金属通过孔将各个焊盘连接到极板电极，将Vcc和Vss接线连接到嵌入式电容器叠加的极板电极。

或者，也可以使用单层或多层薄膜制作该电容器，这些薄膜是利用如Sol-Gel、MOCVD以及喷镀等技术沉积的。

如上所述，通过使用金属化通过孔，可以将晶片上的Vcc和Vss凸起连接到电容的电极。通过使用通过孔(虽然在图3中没有示出，但它们可以是图2中所示的类型)将信号凸起(虽然在图3中没有示出，但通常位于晶片300的周围区域)连接到内插器310的对面。

图4示出了按照本发明另一个实施例的具有嵌入式分立电容器430的多层内插器410的截面图。内插器410可以连接在IC晶片400与主衬底420之间。内插器410包括一个嵌入式分立电容器，该电容器具有一个用于连接到Vcc电位的端子426以及另一个用于连接到Vss电位的端子428。

内插器410的焊盘402处在Vcc电位并且可以通过焊料球401中的某些焊料球将其连接到IC晶片400上对应的导电区域(没有示出)。同样，意图使焊盘403处在Vcc电位并且可以通过焊料球401中的另一些焊料球将其连接到IC晶片400上对应区域(没有示出)。

通过包括通过孔404、导电层406以及通过孔412的通路，将焊盘402耦合到嵌入式电容器430的一个端子426。通过包括通过孔414的相似通路，将焊盘402连接到焊盘408。

通过包括通过孔405、导电层407以及通过孔413的通路，将焊盘403耦合到嵌入式电容器430的另一个端子428。通过包括通过孔415的相似通路，将焊盘403连接到焊盘409。

通过焊料凸起411，可以将焊盘408和409耦合到衬底420表面上的对应导电接线或区域(没有示出)。

如普通技术人员应该理解的那样，也可以在内插器410中提供各个信号的通路(为本简便起见，没有示出，但是包括IC晶片400的信号区域、某些焊料球401、内插器410上的适当焊盘以及内插器410中的信号平面和通过孔)。

嵌入式电容器430可以是任何合适类型的。在一个实施例中，它是利用常规陶瓷芯片电容器技术制作的陶瓷芯片电容器。尽管为了示出和说明简单起见，只示出单个电容器430，但是在图4所示实施例中可以使用多个电容器。

图5示出了按照本发明的另一个实施例的具有两个嵌入式分立电容器530和540的多层内插器510的截面图。内插器510可以耦合在IC晶片500与主衬底520之间。

嵌入式分立电容器530具有用于连接到Vcc电位的端子526和532，并且它还具有用于连接到Vss电位的端子528和534。

内插器510的焊盘502应当处于Vcc电位，并且可以通过焊料球501中的某些焊料球耦合到IC晶片500的对应导电区域(未示出)。同样，内插器510的焊盘503应当处于Vss电位，并且可以通过焊料球501中的另一些焊料球耦合到IC晶片500上的对应区域(未示出)。

通过包括通过孔504、导电层506以及通过孔512的通路，将焊盘502耦合到嵌入式电容器530的一个端子526。通过包括通过孔514的相似通路，将焊盘502耦合到焊盘508。

通过焊料球511，可以将焊盘508和509耦合到衬底520表面上的对应导电接线或区域(没有示出)。

分立电容器还有两个下部端子532和534。通过包括通过孔531、导电层525、通过孔535、焊盘521以及一个焊料凸起511的通路，将端子532耦合到主衬底520上的Vcc。同样，通过包括通过孔533、导电层525、通过孔537、焊盘522以及一个焊料凸起511的通路，将端子534连接到主衬底520上的Vss。

如普通技术人员应该理解的那样，也可以在内插器510中提供各种信号的通路，该通路包括IC晶片500的信号区域(为简单起见没有示出)、内插器510上的适当焊盘如焊盘517以及内插器510中的信号平面和通过孔如通过孔518。

嵌入式电容器530和540可以是任何合适类型的。在一个实施例中，它们是利用常规陶瓷芯片电容器技术制作的陶瓷芯片电容器。尽管为了示出和说明简单起见，只示出两个电容器530和540，但是在图5所示实施例中可以使用不同数量的电容器，包括只有一个电容器。

图2-5只是示意性的，并不是按比例绘制的。其中的某些比例被夸大了，而另一些被缩小了。图2-5用于说明本发明的各种技术实现，这些可以被本领域的普通技术人员理解并且适当实施。

制作

可以通过常规技术制作多层内插器(即图2的内插器50)，如高温共烧陶瓷技术(high temperature co-fired ceramic，HTCC)、高热胀系数技术(HITCE)或玻璃陶瓷技术等，但不限于此。

在陶瓷技术中，虽然已知通过在两个金属平面之间夹入常规陶瓷如Al₂O₃薄膜(例如2密耳(千分之一英寸))，在陶瓷衬底中嵌入低DK电容器的技术，但是在本发明中，在一个实施例中使用了高DK叠片的多层叠加。高DK叠片是可以买到的，例如用于制作陶瓷芯片电容器。可以将适当的高DK材料如钛酸盐颗粒加入常规的陶瓷矩阵。与低DK叠片电容量只在纳法/平方厘米的范围相比，在本发明中，多层高DK叠片叠加如BaTiO₃可以提供10-F/平方厘米的电容量。

在另一个实施例中，利用已知技术如金属有机化学气相沉积(MOCVD)处理或Sol-Gel处理，可以在陶瓷衬底中形成高DK层，如钛酸盐薄膜，例如(BaXSr₁-X)TiO₃(BST)或PbZrTiO₃(PZT)或Ta₂O₅orSrTiO₃，其中，由于生长并且与固体颗粒相互结合，溶胶(例如，在液体中的固体胶状悬浮颗粒)转化为凝胶。

在这两种情况下，可以在与陶瓷工艺匹配的温度范围内(例如，摄氏600-1000度)，将高DK材料嵌入。

对于在图4和图5中示出的实施例，其中，在内插器中嵌入了一个或多个分立电容器，可以利用任何常规技术如冲压或激光烧蚀连接电容器，并且可以利用任何适合的、与处理需要的温度一致的金属化技术，将内插器的Vcc和Vss导线连接到电容器的适当端子。

电容量估算

可以通过公式1对图2所示实施例的电容值进行估算：

公式(1)C＝A*_r*_0/d

式中：A＝电容的尺寸(平方米)

     _r＝介电常数8.854×10^-12法拉/米

     _0＝绝缘材料的介电常数

      d＝绝缘层的厚度(米)

图6示出了按照本发明的一个实施例，可以用于具有嵌入式电容器的内插器的不同绝缘材料的，电容量(以纳法为单位)与电容器的侧面尺寸(以微米为单位)之间的曲线图。在图6中示出的是下列介电材料的曲线：线601为PZT(DK＝2000)，线602为BaTiO₃(DK＝1000)，线603为BST(DK＝500)，线604为SrTiO_x(DK＝200)，线605为TaO_x(DK＝25)。

图6汇集了所指出的各种钛酸盐和氧化材料的可用电容量的大致范围。当使用高介电常数陶瓷叠片时(如BaTiO₃浸渍陶瓷叠片)，所指出的值对应于在Vcc和Vss层之间在叠加中包含40个这样的层的、10微米厚的叠片一般能达到的最大电容量。

在利用Sol-Gel或MOCVD实施例(例如，PZT、BST、SrTiO₃或Ta₂O₅)形成绝缘材料的情况下，所计算的值对应于所指出的0.25微米的绝缘材料。

为了满足所有给出的实施例需要的电容量，可以按照需要叠加成多个电容器层。

图7为按照本发明的一个实施例的，制造包括嵌入式电容器的内插器的方法的流程图。该方法从701开始。

在703中，在结构中至少形成一个具有第一和第二端子的电容器。尽管在其它实施例中，该结构可以不用陶瓷材料形成，但是在一个实施例中，该结构为多层陶瓷结构。该电容器包括(1)至少一个夹在导电层之间的高介电常数层；或者，该电容器为(2)分立电容器。

在705中，在该结构中形成第一和第二电源节点。这里所使用的术语“电源节点”或者表示接地节点(例如Vss)，或者表示电位与地不同的电源节点(例如Vcc)。

在707中，在该结构的第一表面上形成第一多个焊盘，这些焊盘包括连接电容器的第一端子和第一电源节点的第一焊盘，以及连接电容器的第二端子和第二电源节点的第二焊盘。将第一和第二焊盘放置于与晶片(例如图2的IC晶片40)的第一和第二电源节点连接的位置，该晶片与该结构的第一表面并列放置。

在709中，在该结构的第二表面上形成第二多个焊盘，这些焊盘包括连接电容器的第一端子和第一电源节点的第三焊盘，以及连接电容器的第二端子和第二电源节点的第四焊盘。将第三和第四焊盘放置于与衬底(例如图2的衬底60)的第一和第二电源节点连接的位置，该衬底与该结构的第二表面并列放置。该方法到711结束。

图8为按照本发明的一个实施例，制造具有包括嵌入式电容器的内插器的电子装置的方法的流程图。该方法从801开始。

在803中，提供具有第一和第二电源节点的晶片。

在805中，提供具有第三和第四电源节点的衬底。

在807中，提供将晶片与衬底连接的内插器。该内插器包括至少一个具有第一和第二端子的电容器。该电容器包括(1)至少一个夹在导电层之间的高介电常数层；或者，该电容器为分立电容器。该内插器还包括在其第一表面上的第一多个焊盘，这些焊盘包括连接电容器第一端子的第一焊盘和连接电容器第二端子的第二焊盘。该内插器也包括在其第二表面上的第二多个焊盘，这些焊盘包括连接第一端子的第三焊盘和连接第二端子的第四焊盘。

在809中，将第一和第二焊盘分别耦合到晶片的第一和第二电源节点。

在811中，将第三和第四焊盘分别耦合到衬底的第三和第四电源节点。

以上根据图7和图8所示方法描述的操作可以按照与这里所描述的顺序不同的顺序进行。

结论

本发明提供了一种电子装置及其制作方法，将某些问题，如与高时钟频率和高功率传送有关的开关噪音问题，减小到最小。本发明通过使用具有低电感的嵌入式去耦电容器提供可量化的高电容量(例如＞10mF/平方厘米)，它可以满足例如高性能处理器对功率传送的需要。结合本发明的电子系统可以以更高的时钟频率工作，因此更具商业吸引力。

如这里所示出的，包括内插器、电子装置、电子系统、数据处理系统、制作内插器的方法以及制作电子装置的方法的本发明可以在许多不同的实施例中实施。本领域的普通技术人员应该很容易明白其它实施例。电容单元、材料选择、几何形状以及电容量都可以改变，以便适合具体封装的需要。根据它们的方向、尺寸、数量、位置以及其结构要素的组合，嵌入式电容器的具体几何尺寸是非常灵活的。

尽管已经示出了围绕外围提供信号迹线并且在晶片核心提供Vcc和Vss迹线的实施例，但是，本发明同样可以应用于信号迹线不出现在周围的实施例以及在晶片上的任何地方提供Vcc和Vss迹线的实施例。

此外，不应该将本发明理解为仅限于在C4封装中使用，本发明还可以与任何其它类型的、这里描述的本发明的特点对其有利的IC封装一起使用。

虽然这里已经示出和描述了一些特定的实施例，但是本领域普通技术人员应该理解，任何打算达到同样目的的方案都可以代替所示的特定实施例。本申请意图覆盖对本发明的任何修改或改变。因此，显然仅由权利要求以及其等价物对本发明进行限制。