一种线间串扰减速效应的时延测试生成方法

技术领域

本发明涉及半导体工艺技术领域，特别是一种线间串扰减速效应的时延测试生成方法，是针对线间串扰减速效应带来的性能下降进行时延测试生成，有效精简故障集，以提高测试生成效率和降低测试成本的时延测试生成方法。

背景技术

日渐精细的半导体工艺使得晶体管尺寸越来越小，因而器件的信号跳变沿也就越来越快，从而导致高速数字电路系统设计领域信号完整性问题日趋严重。信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。信号完整性问题不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。主要的信号完整性问题包括传输线效应，如反射、时延、振铃、信号的过冲与下冲以及信号之间的串扰等。信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号称为信号串扰。串扰现象严重时将可能引发电路性能下降甚至功能失效。超深亚微米工艺下，相邻信号线之间的间距只有零点几微米，这使相邻信号线之间极易由于电容电感耦合效应产生串扰。因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待。

串扰的负面影响大体上可以分为两类：串扰引起尖峰脉冲(glitch)，串扰引起时延(delay)故障。串扰引起时延故障指：当相邻的线同时出现跳变信号时，若它们的信号跳变方向相反，将使其中一根线的信号跳变时间明显增加，称之为串扰减速。信号跳变时延增加的线称为受害线，而另一根线则称为侵略线。当受害线传播跳变信号的延迟严重增大时，将会导致电路出现错误的行为，表现为时延故障。目前在设计中考虑减少串扰问题有下面几种方法：

1)合理设置布线层和布线间距，减小并行信号长度，缩短信号层与平面层的间距，增大信号线间距，减小并行信号线长度(在关键长度范围内)，这些措施都可以有效减小串扰。

2)为不同速率的信号设置不同的布线层，并合理设置平面层，也是解决串扰的好方法。

3)为高速信号提供包地是解决串扰问题的一个有效途径。然而，包地会导致布线量增加，使原本有限的布线区域更加拥挤。另外，地线屏蔽要达到预期目的，地线上接地点间距很关键，一般小于信号变化沿长度的两倍。同时地线也会增大信号的分布电容，使传输线阻抗增大，信号沿变缓。

4)通常在器件选型的时候，在满足设计规范的同时尽量选择慢速的器件，并且避免不同种类的信号混合使用，因为快速变换的信号对慢变换的信号有潜在的串扰危险。

在布线结束后，对电路进行串扰分析可以发现、定位串扰问题，从而推导出新的布线规则，并加以重新布线，再分析修正，这样设计的反复比较多。重复设计在许多情况下是被禁止的，因为这意味着成本的提高，研发周期的增加。此外，试图去除所有设计、加工过程中产生的串扰问题也是不现实的。因此，需要发展针对串扰故障的测试技术，对加工出来的芯片进行考虑串扰减速效应的时延测试，尽可能淘汰存在时延故障的芯片，保障通过测试的芯片的质量。

目前考虑串扰减速效应的时延测试尚停留在研究阶段，还没有商业EDA(Electronic Design Automatic，电子设计自动化)工具声明支持对此类时延故障进行测试生成。研究领域主要的成果有：

1)采用门时延故障模型，用成对的相邻线来构成一个可能的故障。使用时间窗来识别跳变区域重叠的跳变信号，在测试生成中采用面向时间的回退技术。缺点是：故障数多；由于门时延测试的短通路效应，难以找到最坏情况下的测试；测试生成算法在传统的算法上需要较大的改动。

2)采用通路时延故障模型，针对临界通路进行测试生成，在传统的时延测试生成算法之上，采用遗传算法和SPICE模拟相结合来处理时延问题。缺点是：不能有针对性地对怀疑的串扰源生成测试；遗传算法和SPICE(The Stanford Program on International and Cross-Cultural Education，一种最早由美国斯坦福大学开发的通用电路级模拟程序，后被业界普遍采用和扩展)模拟相结合引入了迭代多次的SPICE模拟，需要较长的计算时间。

发明内容

本发明的一个目的是提供一种与设计流程相结合的、考虑线间串扰减速效应的时延测试生成方法，使得该方法能够方便地集成在现有的EDA工具中，在设计阶段就能够对线间串扰减速时延故障的测试集进行仿真验证。

本发明的另一个目的是提供一种针对精简的线间串扰减速时延故障集进行时延测试生成的方法，提高测试生成的效率，采用尽可能少的测试向量进行有效的时延测试，降低测试成本。

在此，提出一种线间串扰减速效应的时延测试生成方法，本方法包括：线间串扰源的收集，故障的选择和故障集的精简，以及对精简后的故障集进行时延测试生成。

对线间串扰减速效应所引起的性能方面的下降需要进行有针对的时延测试。其难点在于：一方面，需要对原有的时延测试生成方法进行加强以便考虑测试线间串扰减速效应的特殊性。另一方面，对故障集进行精简对提高测试生成效率和控制芯片测试成本非常关键。本方法通过跳变信号预处理找到可能的串扰源，识别最可能发生的由线间串扰减速效应引起的时延故障，采用布局布线信息和临界通路信息对故障集进行精简，将故障用临界通路和子通路的形式加以刻画，以便在传统的时延测试生成方法基础上进行增强的测试生成，得到线间串扰减速效应的时延测试集。可使用该测试集对芯片进行考虑串扰减速效应的时延测试。

发明技术方案

一种线间串扰减速效应的时延测试生成方法，针对线间串扰减速效应带来的性能下降进行时延测试生成，有效精简故障集，以提高测试生成效率和降低测试成本，主要步骤如下：

步骤1：获取电路时延分配和临界通路；

步骤2：跳变信号预处理；

步骤3：临界通路的串扰源收集和故障集精简；

步骤4：增强子通路敏化的时延测试生成和测试集精简。

上述4个步骤的具体内容描述如下：

步骤1：根据物理设计返回的参数，从静态定时分析得到电路的时延分配和所有临界通路p_i，i＝1，2，...，m。临界通路一般定义为通路传播信号的时延达到电路工作时钟周期的90％以上。

步骤2：假定所有原始输入或触发器的输出线在0时刻有跳变信号，在电路的网表上进行带时延参数的无条件蕴含，得到电路中所有可能的跳变信号、跳变时刻及其跳变来源(即来源于某个原始输入或触发器的输出线)，作为可能的串扰源记录下来。该步骤给出了与各串扰源相关的信号传播子通路，从而为步骤3准备了在侵略线上产生侵略信号的子通路，为步骤4准备了进行时延测试生成所需要敏化的子通路。

步骤3：对每条临界通路p_i完成下面2个子步骤，将得到所有临界通路的精简的串扰故障集。

子步骤3.1：将受害线的范围缩小为每条临界通路上的线，根据跳变时间的重叠情况收集可能对每条临界通路产生串扰的侵略线，并得到在侵略线上产生侵略信号的子通路。过程如下：根据步骤2得到的跳变信号及其跳变时刻，找到电路中所有可能与该通路上的线产生串扰的线a_ik，即与该通路上的某根线v_ik在临近时刻(可以定为前后一个门延时)均有跳变信号的线。得到可能成为侵略线的线集合AS_i＝{a_il、a_i2、...、a_in}和相应的受害线集合VS_i＝{v_il、v_i2、...、v_in}，同时根据第2步的跳变来源记录得到产生侵略信号的子通路集合SPS_i＝{sp_il、sp_i2、...、sp_in}。

子步骤3.2：根据布局布线信息中侵略线和临界通路上的受害线是否邻接，进一步排除较小可能发生的串扰。即检查布局布线信息中v_ik和a_ik线(k＝1，2，...，in)是否邻接，将集合AS_i和SPS_i中的元素进一步削减。

步骤4：对每条临界通路p_i完成下面3个子步骤，将得到所有临界通路的最坏情况下的时延测试向量，构成电路的考虑串扰减速效应的时延测试集T＝{t₁、t₂、...、t_m}，用于对芯片进行时延测试。

步骤4.1：将每条临界通路和可能对其产生串扰的子通路进行组合，使得只需要在已有的通路时延测试生成算法中，增加子通路的敏化需求，就可以方便地进行测试生成，得到每条临界通路的包含若干个测试的串扰测试集。过程如下：从子通路集合SPS_i＝{sp_i1、sp_i2、...、sp_in}中依次选取每条子通路sp_ik，使用ATPG(Automatic Test PatternGeneration，自动测试向量生成)工具对通路p_i和子通路sp_j一起进行通路时延测试生成。得到一个针对p_i的串扰测试集T_i＝{t_i1、t_i2、...、t_in}，其中每个测试t_ik是一个含不确定位的输入向量。

步骤4.2：对每条临界通路的串扰测试集，通过求集合中不同测试向量的交来进行测试向量的合并，并将不确定位确定下来，得到每条临界通路的最小的串扰测试集。过程如下：将T_i中的测试通过两两求含不确定位的测试向量的交，得到一个含最少元素数的最小串扰测试集T_i’，使得任何测试t_ik∈T_i，都存在一个测试t_ik’∈T_i’，使得t_ik’t_ik，即t_ik’是将t_ik中某些不确定位确定下来后的一个测试向量。

步骤4.3：对每条临界通路的最小的串扰测试集，通过SPICE模拟确定其中一个使该临界通路时延最长的测试向量，用于对该临界通路的时延测试。即用SPICE模拟T_i’中每个测试向量，找到使通路p_i时延最长的测试向量t_i。

在上述步骤3中，之所以将受害线的范围缩小为临界通路上的线，是因为临界通路的信号传播时延宇电路工作的时钟周期非常接近，从而容易因为串扰减速而引起通路时延故障。

在上述步骤4中，只需要对已有的商业工具中时延测试生成软件做非常少的增强，就可以实现对串扰减速效应的时延测试生成。此外，用测试向量求交的方法将得到的测试集进行精简，使得所需要的SPICE模拟次数最少，再通过SPICE模拟进一步将每条临界通路的测试数精简到只保留1个，最后得到每条临界通路的最坏情况下的时延测试向量。

由于最后得到的测试集对每条临界通路只保留一个最坏情况下的时延测试向量，从而与过去的通路时延测试相比，在芯片的测试成本方面没有任何增加的情况下，能够对串扰减速效应进行时延测试。

我们提出的线间串扰减速效应的时延测试生成方法可以方便地应用于现代电路的设计流程中。已有的商业工具已经支持临界通路的识别和SPICE模拟。为了实现该方法，还需要实现上述步骤2描述的跳变信号的预处理算法，实现上述步骤3的精简故障集的算法，在已有的商业工具的时延测试生成软件中实现上述步骤4的增强的时延测试生成算法。

附图说明

图1是我们提出的线间串扰减速效应的时延测试生成方法的原型系统图。