使用时间周期抑制器的低锁定时间的延迟锁定环

下面是根据本发明的用于具有低锁定时间和使用时间周期抑制器逻辑电路的延迟锁定环(DLL)的结构和方法的详细解释。应该注意的是，在下面的解释和附图中，相同的附图标记被分配给具有近似相同功能和结构特征的部件，以排除对其重复解释的必要。

许多数字系统依赖于精确的时钟以对操作和数据传输的定时进行同步。晶体振荡器常被用于产生某基频下的参考时钟信号。然后这个时钟被分频或者倍频以建立一个或多个具有期望频率的时钟信号。可替换地，外部时钟信号能够被接收并同样地被分频或倍频以产生内部时钟。延迟锁定环(DLL)和相位锁定环(PLL)在这些同步集成电路(IC)中已经变得必不可少以防止时钟扭曲(也就是，当与反馈时钟信号的相位和频率比较时，参考时钟信号的相位和频率之间的相对差别)。当相位和频率之间的差异基本上为零或在某一规定的容差范围内时，“锁定”被实现。最小化实现这个DLL锁定所需要的时间(即锁定时间)是一个越来越有挑战的命题，尤其是对于深亚微米集成电路芯片中的DLL。DLL也可以使用粗延迟调谐器电路来获得大约400ns的低锁定时间。

特别地与本发明有关的DLL操作原理如下。当周期输入信号被延迟输入时间周期(T)的整数倍时，相移被认为为零。DLL然后能以nT的总延迟锁定，其中n是DLL电路中使用的反相器的数目。

在此公开的电路体系结构提供了能借之减少锁定时间的DLL电路。本发明的DLL电路体系结构能获得低于大约150ns(纳秒)的低锁定时间。

本发明的公开内容提出一种附加的、通过在DLL电路体系结构中与粗延迟调谐器电路一起包含时间周期抑制器逻辑电路来进一步减少DLL锁定时间的方法。

所提出的DLL电路体系结构在图1中表示。其中，DLL电路100尤其包括下列电路块：相位频率检测器(PFD)110，时间周期抑制器逻辑(TCSL)120，带有初始化电路的电荷泵和低通滤波器130，带边沿抑制器的粗延迟调谐器140，以及精细延迟调谐器150。可作为选择的是，缓冲电路块(未示出)可以包括在输出节点195和相位频率检测器110之间以提供对INTCLK2信号的信号调节。

在现有的DLL中，参考时钟信号(REFCLK)被直接传送到相位频率检测器110。图8说明了参考时钟信号810、待与参考时钟信号810同步的内部时钟信号820以及表示从相位频率检测器110到电荷泵电路130的“上(up)”脉冲的信号轨迹830。这样的安排导致相位误差变得非常大，如图8的时序图中的相位误差信号轨迹840、850所示。虽然误差减少了，也就是t3＜t2＜t1，但是滤波器电压摆动到更大程度直到最终达到电压轨(voltage rail)。从而，精细延迟调谐器电路150不再起作用，并且DLL在此时失效。因此所产生的大的相位误差导致增加的锁定时间或者根本不能实现锁定。

在本发明中，代替直接将在输入节点150处接收的参考时钟信号(REFCLK)传送到相位频率检测器电路110，REFCLK信号被传送到时间周期抑制器逻辑电路块120，如图2中所示。REFCLK信号也被粗延迟调谐器电路140所接收。粗延迟调谐器电路140的输出被传送到精细延迟调谐器电路150。精细延迟调谐器电路150的输出信号(OUTCLK)在输出节点195处被输出。OUTCLK也被提供给相位频率检测器110，作为两个输入中的一个输入(INTCLK2)。相位频率检测器110的第二输入是时间周期抑制器逻辑电路块120的输出，该第二个输入也被称为INTCLK1。相位频率检测器110提供四个输出UP、UPB、DN、DNB给带有初始化电路的电荷泵和低通滤波器130。带有初始化电路的电荷泵和低通滤波器130又提供两个信号Nb、Pb给精细延迟调谐器电路150。

REFCLK信号从时间周期抑制器逻辑电路块120形成，作为INTCLK1信号。INTCLK1信号在REFCLK信号的t＝T/2时刻有其第一上升沿，其中T表示REFCLK信号的周期。这通过代表性的信号轨迹310(REFCLK)和350(INTCLK1)在图3的时序图中示出。

在有66MHz的REFCLK信号的第一示例性实施方式中，INTCLK1信号将在REFCLK信号的15ns周期的近似7.5ns处有其第一上升沿。类似地，在有100MHz的REFCLK信号的第二示例性实施方式中，INTCLK1信号将在近似5ns处有其第一上升沿。以及在有133MHz的REFCLK信号的第三示例性实施方式中，INTCLK1信号将在近似3.75ns处有其第一上升沿。

图1的时间周期抑制器逻辑电路块120的示例性实施方式通过图2的电气示意图来表示。时间周期抑制器逻辑电路块120产生INTCLK1信号。时间周期抑制器逻辑电路块120包括D触发器220和230、反相器210、以及尤其例如一对两输入与门240和250的组合装置。时间周期抑制器逻辑电路块120可以使用CMOS晶体管技术构建，或者可以使用其它合适的技术。

D触发器220、230是可复位的，并且是正边沿触发的。如大家熟知的那样，每个D触发器220、230包括数据输入(D)、时钟输入(CK)、输出Q以及复位或使能输入(RST)。这里，加电复位信号(POR)被用于将D触发器220、230的输出Q复位为零。在操作中，两个正边沿触发的D触发器220、230的输出Q分别是在节点221和231处的正阶跃信号A、B。信号A和B在与门240处被逻辑组合，导致在节点241处产生正阶跃信号C。

阶跃信号C然后在与门250处与来自反相器210的反相的REFCLK信号逻辑组合。与门250的输出节点295输出INTCLK1信号。在每一个节点221、231、241处的上述信号A、B、C中的每一个的相对状态分别通过轨迹320、330、340在图3的时序图中示出。

当在节点241处的该正阶跃信号C和来自反相器210的输出的信号(即REFCLK的互补信号)在与门250处逻辑与时，该正阶跃信号C产生输出信号INTCLK1。在此说明性的例子中，输出信号INTCLK1在原始进入的输入REFCLK信号的t＝3T/4时刻有其第一上升沿。由此，时间周期抑制器逻辑电路块120将进入的时钟信号REFCLK的上升沿偏移了3T/4(或REFCLK信号的周期T的近似75％)。粗延迟调谐器电路140的操作现将被讨论。改良的粗延迟调谐器电路的一个例子在于2002年12月1日提交的序列号为no.09/123,456的名为“Coarse Delay Tuner Circuits with Edge Suppressors in Delay LockedLoops(在延迟锁定环中具有边沿抑制器的粗延迟调谐器电路)”的美国专利申请中被提供，此专利申请与本发明有共同的受让人且在此作为参考被引入。

在REFCLK信号被传送到时间周期抑制器电路120的同时，REFCLK信号也被传送到粗延迟调谐器电路140，以产生INTCLK2信号。粗延迟调谐器电路140的目的是使得INTCLK2信号开始于REFCLK信号的某分数或延迟时间(例如t＝3T/4)。这个延迟减少了两个信号INTCLK1和INTCLK2之间的相位误差，同时也允许如图4的时序图中由轨迹420(INTCLK1)和440(INTCLK2)所示的更快速的误差校正。

相位频率检测器110的操作现将参考图5被解释。在图5的说明性实施方式中，相位频率检测器110由与非门510、512、513、514、520、522、523、524、530和反相放大器541、542、551、552、562、561组成。与非门510从时间周期抑制器逻辑电路块120接收INTCLK1信号，同时与非门520从图7中所示的精细延迟调谐器150的输出节点195接收INTCLK2信号。

在图1中作为逻辑电路块130被共同示出的电荷泵和低通滤波器电路的操作现将参考图6被解释。图6的电荷泵电路采用双支路(dualarms)601、602以及初始化电路603。第一支路601包括晶体管622、623、624、626和电容691、692以及电阻612。第二支路602包括晶体管629、630、631、632和电容693、694以及电阻611。每一个支路601、602被连接到包括晶体管621、625和偏置电阻610的偏置电路。逻辑电路块130接收四个从相位频率检测器电路110输出的信号作为它的输入。这四个信号被称为UP、DN、UPB和DNB。初始化电路603包括晶体管627、628、633、634、635，并被用于复位支路601、602的电荷泵电路。初始化电路603被加电复位信号(POR)和它的互补信号所控制。一个二阶滤波器被用于去除波动(ripple)，以便给精细调谐器的控制电压可以是更平滑的信号。模拟信号Vdda和Vssa被用于电荷泵、滤波器和精细调谐器。

精细延迟调谐器电路150在图7中示出。精细延迟调谐器电路150包括用于接收来自粗延迟调谐器140的信号A的输入节点705和用于输出输出信号Z的输出节点195。精细延迟调谐器电路150可以使用互补金属氧化物半导体(CMOS)晶体管来构建，其进一步包括PMOS晶体管710、720和NMOS晶体管730、740。

本发明的多个实施方式已被公开。然而本领域的技术人员将会认识到，某些修改可以来自本发明的教导范围内。例如，除了由在这里关于图2讨论的实施方式所代表的特定的晶体管技术，本发明也包含合并了其它晶体管技术的多个实施方式。类似地，信号的反相也可以包括在内。因此，应研究下面的权利要求书，以确定本发明的真实范围和内容。