具有基于锁存位和下一位导通的开关的半导体装置

具体实施方式

在下面的详细描述中，参考附图，这些附图构成了说明书的一部分，在这些图中借助图示示出了可以实施本发明的特定实施例。在这方面，方向性的术语，例如：“顶部”、“底部”、“前”、“后”、“超前”、“拖尾”等等，是参考所描述的图的方向来使用的。由于本发明的实施例的部件可被定位在许多不同的方向上，因此方向性的术语仅用于说明的目的，并且决不是用于限制。应当理解也可以利用其它实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。因此，下面的详细描述不是在限制的意义上进行的，并且本发明的范围将由所附权利要求来限定。

图1为示出根据本发明的半导体装置20的一个实施例的图。半导体装置20包括在24处接收输入数字代码IND串并且在26处提供相应的输出模拟信号OUTA的DAC 22。在一个实施例中，半导体装置20为单一集成电路芯片。在一个实施例中，半导体装置20包括多个集成电路芯片。

半导体装置20可以在任何适合的应用中，例如音频处理、视频处理、检测仪表和通讯。在一个实施例中，半导体装置20是RF收发机。在一个实施例中，半导体装置20在移动电话中。在一个实施例中，半导体装置20在基站中。在一个实施例中，半导体装置20在无线网络中。在一个实施例中，半导体装置20在成像系统中。在一个实施例中，半导体装置20在测试设备中。

DAC 22将在24处的输入数字代码IND串中的数字代码解码并且基于解码的数字代码提供选择模拟输出元件的选择信号。选择的模拟输出元件提供模拟信号，其被结合以在26处产生输出模拟信号OUTA。未选择的模拟输出元件不会提供被结合以在26处产生模拟信号OUTA的模拟信号。在一个实施例中，每个模拟输出元件将选择信号解码并且提供一系列的选择位，所述选择位顺次地锁存在模拟输出元件中。

每个模拟输出元件包括单端开关，基于选择信号控制该单端开关以在模拟输出元件的输出处提供模拟信号或者关断模拟信号。另外，每个模拟输出元件包括开关，控制该开关以预充电未选择的模拟输出元件，将通过在24处的输入数字代码IND串中的下一数字代码选择所述未选择的模拟输出元件。通过单端开关控制模拟信号减小了功耗并且预充电未选择的模拟输出元件减小了模拟输出中的毛刺并且改进了性能，其中使用在24处的输入数字代码IND串中的下一数字代码选择所述未选择的模拟输出元件。

在一个实施例中，模拟输出元件为电流单元。每个电流单元包括解码选择信号并且提供选择位串(a series of selection bits)的逻辑。每个电流单元包括在选择位中锁存的第一开关和基于锁存的选择位在节点和该电流单元的输出之间传导电流的第二开关。在选择的电流单元中第二开关传导电流并且在未选择的电流单元中第二开关是非传导的。每个电流单元包括第三开关，如果24处的输入数字代码IND串中的下一个数字代码选择该电流单元，那么该第三开关导通以预充电未选择的电流单元中的节点。

在一个实施例中，DAC 22包括统一编码的模拟输出元件。在一个实施例中，DAC 22包括二进制加权的模拟输出元件。在一个实施例中，DAC 22为温度计编码DAC。在一个实施例中，DAC 22为二进制加权DAC。在一个实施例中，DAC22被分割。在一个实施例中，DAC 22包括温度计编码DAC部分和二进制加权DAC部分。

图2为示出DAC 22的一个实施例的框图，该DAC 22在28处接收时钟信号CLK并且在24处接收输入数字代码IND串以及在26处提供输出模拟信号OUTA。DAC 22可以在任何适合的应用中，例如音频处理、视频处理、检测仪表和通讯。在一个实施例中，DAC 22是RF收发机。在一个实施例中，DAC 22在移动电话中。在一个实施例中，DAC 22在基站中。在一个实施例中，DAC 22在无线网络中。在一个实施例中，DAC 22在成像系统中。在一个实施例中，DAC 22在测试设备中。

DAC 22包括输入寄存器30、行解码器32、列解码器34、模拟输出元件阵列36、时钟缓冲器38和加法电路40。输入寄存器30通过输入寄存器时钟信号路径42电耦合至一个或多个时钟缓冲器38。输入寄存器30通过行信号路径44电耦合至行解码器32并且通过列信号路径46电耦合至列解码器34。输入寄存器时钟信号路径42包括任何合适数目的信号线，行信号路径44包括任何合适数目的信号线，并且列信号路径46包括任何合适数量的信号线。在一个实施例中，输入寄存器时钟信号路径42包括1个信号线。在一个实施例中，行信号路径44包括4个信号线。在一个实施例中，列信号路径46包括4个信号线。

时钟缓冲器38接收28处的时钟信号CLK并且通过输入寄存器时钟信号路径42提供缓冲的时钟信号至输入寄存器30。输入寄存器30接收缓冲的时钟信号和24处的输入数字代码IND串。输入寄存器30，通过缓冲的时钟信号，时钟输入并且存储在24处的数字代码IND串中的每个数字代码。在24处的输入数字代码IND串中的每个数字代码为并行字，即多个并行位。通过行信号路径44将每个数字代码的部分位提供至行解码器32并且通过列信号路径46将每个数字代码的部分位提供至列解码器34。在一个实施例中，每个数字代码为8个并行位，其中所述位中的4个提供至行解码器32并且其它4位提供至列解码器34。

通过解码器时钟信号路径52，将行解码器32和列解码器34电耦合至一个或多个时钟缓冲器38。时钟缓冲器38接收28处的时钟信号CLK并且通过解码器时钟信号路径52提供缓冲的时钟信号至行解码器32和列解码器34。行解码器32通过行选择路径48电耦合至模拟输出元件阵列36并且列解码器34通过列选择路径50电耦合至模拟输出元件阵列36。行选择路径48包括任何合适数目的信号线，并且列选择路径50包括任何合适数目的信号线，以及解码器时钟信号路径52包括任何合适数目的信号线。在一个实施例中，行选择路径48包括16个信号线。在一个实施例中，列选路径50包括16个信号线。在一个实施例中，解码器时钟信号路径52包括1个信号线。

行解码器32通过行信号路径44接收每个数字代码的部分位并且通过解码器时钟信号路径52接收缓冲的时钟信号。行解码器32将接收的位解码并且通过缓冲的时钟信号和行选择路径48提供行选择信号至模拟输出元件阵列36。

列解码器34通过列信号路径46接收每个数字代码的部分位并且通过解码器时钟信号路径52接收缓冲的时钟信号。列解码器34将接收的位解码并且通过缓冲的时钟信号和列选择路径50提供列选择信号至模拟输出元件阵列36。

模拟输出元件阵列36通过元件输出路径54电耦合至加法电路38并且通过阵列时钟信号路径56电耦合至一个或多个时钟缓冲器38。时钟缓冲器38接收在28处的时钟信号CLK并且通过阵列时钟信号路径56提供缓冲的时钟信号至模拟输出元件阵列。元件输出路径54包括任何合适数目的信号线并且阵列时钟信号路径56包括任何合适数目的信号线。

模拟输出元件阵列36包括多个模拟输出元件58，该多个模拟输出元件58通过行选择路径48电耦合至行解码器32，通过列选择路径50电耦合至列解码器34，通过阵列时钟信号路径56电耦合至一个或多个时钟缓冲器38，并且通过元件输出路径54电耦合至加法电路38。在一个实施例中，模拟输出元件阵列36包括256个模拟输出元件58。

模拟输出元件58通过行选择路径48接收行选择信号，通过列选择路径50接收列选择信号，并且通过阵列时钟信号路径56接收缓冲的时钟信号。基于行选择信号和列选择信号选择模拟输出元件58。选择的模拟输出元件58提供模拟信号，所述模拟信号通过元件输出路径54提供至加法电路40。加法电路40结合接收的模拟信号以产生在26处的输出模拟信号OUTA。未选择的模拟输出元件58不提供模拟信号至加法电路40。

在一个实施例中，每个模拟输出元件58包括单端开关，控制该单端开关以在模拟输出元件58的输出处提供模拟信号或基于行选择信号和列选择信号关断该模拟信号。另外，每个模拟输出元件58包括开关，控制该开关以预充电未选择的模拟输出元件58，所述未选择的模拟输出元件58将通过在24处的输入信号代码IND串中的下一数字代码来被选择。

在一个实施例中，模拟输出元件58是电流单元。每个电流单元包括解码行选择信号和列选择信号以提供选择位串的逻辑。每个电流单元包括在选择位中锁存的第一开关和基于锁存的选择位在节点和该电流单元的输出之间传导电流的第二开关。在选择的电流单元中第二开关传导电流并且在未选择的电流单元中第二开关是非传导的。每个电流单元包括第三开关，如果24处的输入数字代码IND串中的下一个数字代码选择该电流单元，那么该第三开关导通以预充电未选择的电流单元中的节点。

在操作中，时钟缓冲器38接收28处的时钟信号CLK并且通过输入寄存器时钟信号路径42提供缓冲的时钟信号至输入寄存器30，通过解码器时钟信号路径52提供缓冲的时钟信号至行解码器32和列解码器34，并且通过阵列时钟信号路径56提供缓冲的时钟信号至模拟输出元件58。输入寄存器30接收缓冲的时钟信号并且时钟输入在24处的数字代码IND串中的数字代码中的一个。输入寄存器30提供存储的数字代码的部分位至行解码器32并且提供存储的数字代码的部分位至行解码器34。

行解码器32通过行信号路径44接收存储的数字代码的部分位并且列解码器34通过列信号路径46接收存储的数字代码的部分位。另外，行解码器32和列解码器34通过解码器时钟信号路径52接收缓冲的时钟信号。行解码器32将接收到的位解码并且提供行选择信号，并且列解码器34将接收到的位解码并且提供列选择信号。

模拟输出元件58通过行选择路径48接收行选择信号，通过列选择路径50接收列选择信号，并且通过阵列时钟信号路径56接收缓冲的时钟信号。选择的模拟输出元件58通过元件输出路径54提供模拟信号至加法电路40。加法电路40结合接收的模拟信号以在26处产生输出模拟信号OUTA。未选择的模拟输出元件58不提供模拟信号至加法电路40。

在一个实施例中，DAC 22包括统一编码的逻辑输出元件。在一个实施例中，DAC 22包括二进制加权的模拟输出元件。在一个实施例中，DAC 22为温度计编码DAC。在一个实施例中，DAC 22为二进制加权DAC。在一个实施例中，DAC22被分割。在一个实施例中，DAC 22包括温度计编码DAC部分和二进制加权DAC部分。

图3为示出电流单元100的一个实施例的图，该电流单元100为模拟输出元件58。电流单元100接收在102处的行选择信号LINE，在104处的列选择信号COL，以及在106处的列保持信号COLHOLD，并且在108处提供模拟输出电流IOUT。电流单元100包括解码逻辑110、时钟开关112、第一反相器114、NOR门116、第一n沟道金属氧化物半导体(NMOS)晶体管118、第二NMOS晶体管120和电流源122。解码器逻辑110通过选择信号路径124电耦合至时钟开关112的一侧和反相器114的输入。

解码器逻辑110接收在102处的行选择信号LINE、104处的列选择信号COL和106处的列保持信号COLHOLD，并且在124处提供选择信号SEL。在24处的输入数字代码IND串(图2中示出)中的每个数字代码通过行解码器32和列解码器34解码。行解解码器32在102处提供行选择信号LINE并且列解码器34在104处提供列选择信号COL。解码器逻辑110为在24处的输入数字代码IND串中的每个数字代码接收选择信号电平(level)并且将在102处接收的行选择信号LINE、在104处的列选择信号COL和在106处的列保持信号COLHOLD解码。如果在一列中通过数字代码中的一个选择全部的电流单元100，那么列解码器34或者其它列选择逻辑就提供在106处的列保持信号COLHOLD中的高逻辑电平。如果在102处的行选择信号LINE和在104处的列选择信号COL处于高逻辑电平或者如果在106处的列保持信号COLHOLD处于高逻辑电平，那么解码器逻辑110在124处提供高逻辑电平并且选择电流单元100。否则，解码器逻辑110在124处提供低逻辑电平并且不选择电流单元100。基于在24处的数字输入代码IND串中的解码的数字代码，解码器逻辑110在124处提供选择信号SEL中的选择位串。

解码器逻辑110包括第二反相器126、第一NAND门128和第二NAND门130。第二反相器126的输出通过信号路径132电耦合至第二NAND门130的一个输入。NAND门128的输出通过信号路径134电耦合至第二NAND门130的另一输入。第二NAND门130的输出通过选择信号路径124电耦合至时钟开关112的一侧和反相器114的输入。

第一NAND门128接收在102处的行选择信号LINE和在104处的列选择信号COL。如果102处的选择信号LINE和104处的COL两者都处于高逻辑电平，那么第一NAND门128提供在124处的选择信号SEL中的低逻辑电平输出信号。如果102处的选择信号LINE和104处的COL中的一个或两者都处于低逻辑电平，那么第一NAND门128提供在124处的选择信号SEL中的高逻辑电平输出信号。第二反相器126在106处接收列保持信号COLHOLD并且在106处提供列保持信号COLHOLD的反量(inverse)至第二NAND门130。如果第二NAND门130的两个输入都处于高逻辑电平，第二NAND门130在124处提供选择信号SEL中的低逻辑电平位。如果第二NAND门130的两个输入之一或者两者都处于低逻辑电平，第二NAND门130在124处提供选择信号SEL中的高逻辑电平位。因此，如果102处的行选择信号LINE和104处的列选择信号COL处于高逻辑电平或者如果106处的列保持信号COLHOLD处于高逻辑电平，那么在124处的选择信号SEL处于高逻辑电平。否则，在124处的选择信号SEL处于低逻辑电平。

时钟开关112和第一反相器114在124处接收选择信号SEL。时钟开关112的另一侧通过锁存的选择信号路径136电耦合至第一NMOS晶体管118的栅和NOR门116的一个输入。反相器114的输出通过信号路径138电耦合至NOR门116的另一输入。NOR门116的输出通过信号路径140电耦合至第二NMOS晶体管120的栅。第一NMOS晶体管118的漏—源路径的一侧在108处提供模拟输出电流IOUT。第二NMOS晶体管120的漏—源路径的一侧在142处电耦合至电源电压VD。第一NMOS晶体管118的漏—源路径的另一侧通过节点144电耦合至第二NMOS晶体管120的漏—源路径的另一侧和电流源122。电流源122的另一侧电耦合至146处的参考电位，例如地。另外，节点144包括148处的寄生电容C，该寄生电容电耦合至150处的参考电位，例如地。

时钟开关112接收在124处的选择信号SEL中的选择位串以及在152处的时钟信号CLOCK。从124处的选择信号SEL中的选择位串通过152处的时钟信号CLOCK，时钟开关112一次锁存在一个选择位中，并且在136处提供锁存的选择信号LSEL中的锁存的选择位。锁存的时钟112闭合以传导124处的选择信号SEL中的选择位中的一个，锁存的时钟112打开以将该选择位锁存到136处的锁存的选择信号LSEL中。当打开时，时钟开关112在124处接收选择信号SEL中的选择位串中的下一选择位。

第一NMOS晶体管118的栅在136处接收锁存的选择信号LSEL中的锁存的选择位。如果锁存的选择位处于高逻辑电平，第一NMOS晶体管118导通以在108处提供模拟输出电流IOUT。另外，如果锁存的选择位为高逻辑电平，NOR门116提供低逻辑电平并且第二NMOS晶体管120关断或者非导通。如果锁存的选择位处于低逻辑电平，第一NMOS晶体管118非导通以关断108处的模拟输出电流IOUT。

第一反相器114在124处接收选择信号SEL中的选择位串中的下一选择位。如果下一选择位是低逻辑电平，NOR门116提供低逻辑电平并且第二NMOS晶体管120关断。如果锁存的选择位是低逻辑电平并且下一选择位是高逻辑电平，那么NOR门116提供高逻辑电平并且第二NMOS晶体管120导通。第二NMOS晶体管120导通以预充电节点144和电容器148。如果第一NMOS晶体管118是非导通的但是响应于下一选择位被设置成导通，就发生这种情况。

在操作期间，通过行解码器32和列解码器34，将24处的输入数字代码IND串中的每个数字代码解码，行解码器32在102处提供行选择信号LINE，列解码器34在104处提供列选择信号COL。如果通过数字代码之一选择在一列中的所有的电流单元100，那么列解码器34或其它列选择逻辑在106处提供列保持信号COLHOLD中的高逻辑电平。如果在102处的行选择信号LINE和在104处的列选择信号COL处于高逻辑电平或者如果106处的列保持信号COLHOLD处于高逻辑电平，那么解码器逻辑110在124处提供高逻辑电平并且选择电流单元100。基于24处的数字输入代码IND串中的解码的数字代码，解码器逻辑110在124处提供选择信号SEL中的选择位串。

时钟开关112接收在124处的选择信号SEL中的选择位串并且从124处的选择信号SEL中的选择位串通过152处的时钟信号CLOCK一次锁存在一个选择位中。锁存的时钟112闭合以传导124处的选择信号SEL中的选择位中的一个并且打开以将该选择位锁存到136处的锁存的选择信号LSEL中。时钟开关112在136处提供锁存的选择信号LSEL中的锁存的选择位至第一NMOS晶体管118的栅和NOR门116。在打开之后，时钟开关112在124处接收选择信号SEL中的选择位串中的下一选择位。

如果锁存的选择位处于高逻辑电平，选择电流单元100并且第一NMOS晶体管118导通以在108处提供模拟输出电流IOUT。另外，第二NMOS晶体管120关断以变为非导通的。

如果锁存的选择位处于低逻辑电平，那么就不选择电流单元100并且第一NMOS晶体管118非导通以关断108处的模拟输出电流IOUT。另外，如果下一选择位处于高逻辑电平并且锁存的选择位处于低逻辑电平，NOR门116提供高逻辑电平并且第二NMOS晶体管120导通以预充电节点144和电容器148。如果下一选择位处于低逻辑电平，那么NOR门116提供低逻辑电平并且第二NMOS晶体管120关断以变为非导通的。

通过单端开关，例如第一NMOS晶体管118，控制108处的模拟输出电流IOUT，减小了功耗。在未选择的电流单元100中预充电节点144和电容器148减小了在108处的模拟输出电流IOUT中的毛刺并且改进了性能，其中通过与在24处的输入数字代码IND串中的下一数字代码对应的下一选择位选择该未选择的电流单元100。

图4为示出图3的电流单元100的运行的逻辑表。该逻辑表包括在200处的选择信号SEL的逻辑电平和在202处的锁存的选择信号LSEL的逻辑电平。如果在电流单元100的输出处提供204处的模拟输出电流IOUT，那么逻辑电平为高或1，并且如果204处的模拟输出电流IOUT关断，那么逻辑电平为低或0。如果第二NMOS晶体管120预充电节点144，那么206处的PRE-CHARGE为高逻辑电平1，如果第二NMOS晶体管120没有预充电节点144，那么206处的PRE-CHARGE为低逻辑电平0。

在208处的第一行中，200处的选择信号SEL和202处的锁存的选择信号LSEL为低逻辑电平。200处的选择信号SEL的低逻辑电平防止通过第二NMOS晶体管120对节点144的预充电并且206处的PRE-CHARGE为低逻辑电平。202处的锁存的选择信号LSEL的低逻辑电平将204处的模拟输出电流IOUT切断，其由低逻辑电平表示。

在210处的第二行中，200处的选择信号SEL处于低逻辑电平并且202处的锁存的选择信号LSEL处于高逻辑电平。200处的选择信号SEL的低逻辑电平防止通过第二NMOS晶体管120对节点144的预充电并且206处的PRE-CHARGE处于低逻辑电平。第一NMOS晶体管响应于202处的锁存的选择信号LSEL的高逻辑电平导通并且在电流单元100的输出处提供204处的模拟输出电流IOUT，其由高逻辑电平表示。

在212处的第三行中，200处的选择信号SEL处于高逻辑电平并且202处的锁存的选择信号LSEL处于低逻辑电平。202处的锁存的选择信号LSEL的低逻辑电平将204处的模拟输出电流IOUT关断，其由低逻辑电平表示。通过200处的选择信号SEL的高逻辑电平和在202处的锁存的选择信号LSEL的低逻辑电平，开启第二NMOS晶体管120。第二NMOS晶体管120导通以预充电节点144并且206处的PRE-CHARGE为高逻辑电平。

在214的第四行中，200处的选择信号SEL和202处的锁存的选择信号LSEL处于高逻辑电平。第一NMOS晶体管响应于202处的锁存的选择信号LSEL的高逻辑电平导通并且在电流单元100的输出处提供204处的模拟输出电流IOUT，其由高逻辑电平表示。另外，202处的锁存的选择信号LSEL的高逻辑电平关断通过第二NMOS晶体管120对节点144的预充电并且206处的PRE-CHARGE处于低逻辑电平。

尽管在这里已经示出并描述了具体的实施例，但本领域技术人员将意识到多种改变和/或等价实施方式可以替代示出和描述的具体实施例而不脱离本发明的范围。本申请旨在覆盖在这里讨论的具体实施例的任何改编或变型。因此，本发明旨在仅由权利要求及其等价物来限制。