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法律状态
2017-11-28
专利权的转移 IPC(主分类):H01L29/41 登记生效日:20171108 变更前: 变更后: 申请日:20060621
专利申请权、专利权的转移
2017-11-24
专利权的转移 IPC(主分类):H01L29/41 登记生效日:20171107 变更前: 变更后: 申请日:20060621
专利申请权、专利权的转移
2011-08-31
授权
授权
2009-09-30
实质审查的生效
实质审查的生效
2009-08-05
公开
公开
技术领域
本发明涉及用于集成电路的多级互连结构，且更具体而言，涉及可以将由较小横截面金属化和较高电流所引起的电迁移或电流限制机制最小化的多级互连结构。
背景技术
集成电路器件的制造是公知的。它们是通过在诸如硅的半导体晶片衬底上制作多个有源器件以及无源器件来制造的，所述有源器件诸如具有源极、漏极和栅极的场效应晶体管(FET)。也可以是具有发射极、集电极和基极的双极器件的晶体管与无源器件通过导电材料连接，所述导电材料诸如为导电图案形式的金属。诸如铝或铜的金属用于第一导电层和较高的导电层，或者用于所谓的后端工艺(BEOL，Back End of the Line)。掺杂多晶硅通常用在FET的栅极。
当电流流经金属导电图案或金属互连时，可能会出现由热引起的电迁移或电流限制机制。随着导电图案的横截面的减小以及电流的增加，这些机制逐渐变得严重。结果可以是一个或多个集成电路的失效。电迁移是由于构成电流的电子流与电流密度成比例地推动金属原子而引起的，并且电迁移可以引起互连的断开或“开路”。对于由互连承载的给定电流，由于随工艺的尺寸缩放(scaling)互连的横截面变得更小，电流密度变大且因而电迁移更为严重。电迁移正在成为具有如FET的晶体管的大规模集成电路芯片(诸如CMOS器件和双极器件)的BEOL中日益严重的问题。在多指状体的应用中，器件的布局为金属化呈平行条形或指状，这些指状体带有较高的电流密度且包括电迁移的电流限制机制是主要关注的问题。这样的器件包括：功率放大器、RF开关、I/O驱动器、近峰值ft工作的小型模拟器件、具有适中电流密度但在高环境温度(80℃以上)工作的器件或具有在工作时产生大量热的芯片的器件、以及具有与例如FET沟道的宽度对应的长指状体或导电条的任何器件。
图1示出导线横截面随着减小最小特征尺寸的每一代改进工艺而成指数减少的曲线图。下面的曲线是针对(M1)(第一级金属)且上面的曲线是针对(M2)(第二级金属)。如图所示，导线横截面的减少基本是从工艺5到工艺10。导线的电流能力也基本上随着工艺的尺寸缩小而降低。但是，电流并不随着以上所列应用中工艺的尺寸缩小而同步减小。例如，无论工艺如何，都要求针对特定应用需要100mW输出功率的无线功率放大器(PA)来实现该功率。当需要恒定的功率时，因为电源电压(V)降低，所需电流实际随着器件尺寸的缩小和工艺的改进而增加。图2示出了随着器件尺寸的缩小和工艺的改进通过最小线宽发送的DC功率的这种趋势(在工艺7及以上，图1和图2中都示出了从铝到对电迁移具有更大抵抗性的金属铜转换互连金属的效果)。因而，对带有较高电流密度的多指状体应用而言，器件尺寸的缩小和工艺的改进加重了包括电迁移的电流限制机制的问题。这种器件尺寸的缩小导致平行金属化条或指状体长度的增加以及指状体端部处电流密度的相应增加。
下面的表I是对使用普通工艺(这里是工艺9)且不改变栅极间距的情况下的不同现有技术布局的比较。表I中的(M2)、(M3)和(M4)标识从晶片起的金属级。第二级金属是(M2)，而(M3)是第三级金属，且(M4)是第四级金属。
表I
*Pcell是用于高频CMOS FET的参考布局。
**接合(strap)是指使用由过孔相连的两个或更多的连续金属级来对同一电流路径进行布线，以便增加总横截面并承载更多电流。
***半平面(half-plane)是一种布局，其中源极和漏极均导线连接到M2的分离平面，M2以M1指状体宽度的一半来跨过器件。
上面的表I说明，通过将(M2)与(M3)和(M4)进行接合，3.36μm是可获得的最宽金属尺寸。与标准RF PCell的0.76μm金属宽度和1.00的改进基准相比，这种接合的现有技术方法相对于标准PCell具有4.42的改进系数，且是所有现有技术方法中最好的方法。
为了以诸如电迁移的最小电流限制机制安全地工作，对导电条或指状体的宽度加以尺寸限制，所述导电条或指状体是用来连接FET的漏极和源极的导线或者用来连接双极晶体管的集电极和发射极的导线。通过使用较大的栅极间距和较宽的金属线，降低了电流密度。然而，这种方法的缺点在于，需要的金属宽度会非常大。例如，宽10μm的栅极指状体需要约5.8μm宽的(M2)(第二级金属)，这就需要难以容忍的栅极间距来容纳。另一方法是在(M2)指状体或条的上方接合更高的金属级。然而，此方法的问题在于在相邻指状体之间的寄生电容将增大，而电流能力只略微增加。并且，在布局中使用更多的金属级是无法实现的或者是不可行的。另一方法是半平面，其在(M2)上没有电迁移的问题，但在没被(M2)覆盖的M1的一半上具有此问题，因此仍然受到(M1)最大宽度的限制。由此，限制了半平面布局的电迁移安全性。
因此，为解决包括电迁移的电流限制机制所需要的布局方法必须：1)允许非常长的器件指状体，2)对任意级数的金属和对所有可用类型的金属而言，应该是电迁移安全的，以及3)没有增加栅极间距。
发明内容
因此，本发明的一个目的是提供一种用于集成电路芯片的互连金属化布局以及制造该布局的方法，以便将包括电迁移的电流限制机制最小化，同时包含非常长的金属指状体。
本发明的另一目的是提供针对包括电迁移的电流限制机制的安全布局，而不对可以使用的金属类型和级数有任何限制。
本发明的又一目的是提供针对包括电迁移的电流限制机制的安全布局，而不增加栅极间距。
前述和其它目的通过具有多个晶体管的集成电路布局的一个方面实现，其中所述多个晶体管都具有用于形成接触的第一、第二和第三元件。在金属指状体的宽度(对应于FET的沟道宽度)比通常要宽且级别比通常要高的垂直级将接触与第二元件连接，且该布局还是电流限制或电迁移安全的。如果晶体管是场效应晶体管(FET)，漏极接触设置在较高的垂直级，而如果晶体管是双极器件，集电极接触设置在较高的垂直级。对于FET，这里使用双源极接触，而对于双极器件，则这里使用双发射极。通过对包括第一级金属(M1)和(M2)之间电迁移的电流限制机制的可能性进行平衡，可以将这种布局最优化。还可以通过采用至少第三和第四级金属(M3和M4)来进一步改进。
本发明的另一方面被定义为“重叠平面”布局，其中第二级金属(M2)覆盖器件或芯片指状体的端部部分，而接合的(M2)指状体设置在器件的中心。
本发明的又一方面为金字塔形或阶梯形布局，其中M1-M4金属的尺度可以使得电流平稳流动。
附图说明
通过以下结合附图对本发明优选实施例的详细描述，将更好地理解前述和其它目的、方面和优势，其中：
图1是对数坐标图，示出(M1)和(M2)导线的横截面面积(μm2)与器件工艺时期的关系；
图2是对数坐标图，示出各金属(M1)和(M2)导线的最大DC功率(mW)与器件工艺时期的关系；
图3是示出现有技术的半平面布局的横截面视图；
图4是示出现有技术的半平面布局的平面视图；
图5是示出本发明一方面的横截面视图，其中具有在器件之上的平面中的垂直漏极以及用于源极和漏极的双侧接触；
图6是放大的横截面视图，示出从晶片向上延伸到器件之上平面的本发明的垂直漏极；
图7是横截面视图，示出本发明的垂直漏极方面，其中源极指状体的金属化由多级金属组成，且每个连续级的金属交错或偏移，以便针对包括电迁移的电流限制机制使安全设计的电流最优化；
图8是平面视图，示出本发明的垂直漏极方面，其中增高的漏极覆盖除设置梳形金属化的边缘以外的整个器件，以便允许源极金属化接合源极线；
图9是横截面视图，示出本发明的重叠平面方面，其中宽(M2)平面设置在器件的边缘处，源极/漏极(M2)指状体设置在中心处，且为了实现最大安全电流，对宽(M2)平面与(M2)指状体的比例进行了优化；
图10是放大的平面视图，示出本发明的重叠平面方面，其中(M2)器件指状体交错；
图11是横截面视图，示出本发明的具有金字塔形或阶梯形多级金属化的重叠平面方面；
图12是平面视图，示出本发明的重叠平面方面，其中半平面减少以允许在中心处梳形接合的源极/漏极指状体；
图13是平面视图，示出本发明的重叠平面方面，其中单个源极/漏极金属化设置在非常宽的指状体器件的一半上方且以镜像和邻接的方式复制直到覆盖整个指状体宽度；
图14是平面视图，示出本发明的重叠平面方面，其中图12的指状体器件被镜像的源极/漏极金属化覆盖；
图15是平面视图，示出以递归方式实施的本发明的重叠平面方面；
图16是对数坐标图，示出最大指状体宽度与后端漏源电容之间的关系。
具体实施方式
形成用于连接集成电路芯片器件的导电图案的常规方法包括：在由绝缘层(未示出)隔离的芯片衬底上淀积导电层。如图3的半平面横截面布局所示，这里晶片10包括具有源极11和栅极12的器件。若干数目的过孔13将源极和漏极连接到第一级的源极金属(M1)14和漏极金属(M1)(未示出)。只有该数目半数的过孔15将源极(M1)连接到跨过金属(M1)14宽度的一半的第二级金属(M2)16。因此，这种布局的名称为“半平面”。栅极通过过孔连接到其(M1)金属17。在这些以及其它示出横截面视图和平面视图的附图中，过孔和金属线之间的空间是如氧化硅的绝缘物(未示出)。漏极(M2)指状体18连接到(M1)(没有示出)且连接到漏极(没有示出)。这种器件或集成电路与在同一晶片上制作的其它器件或集成电路的布线可以使用例如(M3)和(M4)的附加金属级来完成。
如图4进一步示出的现有技术，源极(M2)半平面19与在(M2)的漏极半平面20并排。过孔13连接到源极(M1)但只连接到由过孔13建立的(M1)源极平面的一半。漏极平面(M2)20也是如此，(M1)漏极平面只有一半连接到由过孔14建立的(M1)漏极平面。对应于沟道长度的宽FET源极和漏极(或等同地，双极器件的发射极和集电极)供给更多的电流，由此要求更多的金属来避免电迁移效应。这对仅有(M1)覆盖的源极区域和漏极区域的最大宽度造成限制。每个指状体的剩余一半与(M2)金属平面接合，这样与(M1)结合来承载剩余电流。即使通过将(M1)指状体的宽度最大化，相对于基本RF Pcell，半平面布局也只提供约2.5倍的最大单位指状体宽度。
现在，根据图5至图8所示的本发明一个方面，互连结构采用双源极接触来使结构的指状体宽度加倍。因为源极连接的存在，漏极不能在指状体的端部引出，所以漏极连接垂直向上引至覆盖器件的平面，且因此称作“垂直漏极”布局。由于从同一侧引出源极和漏极将造成寄生电容，所以只有源极在两端引出。而漏极垂直引出，如图6和图7所示，其中晶片30包含具有源极31、漏极32和栅极33的FET。过孔(V0)34将源极31连接到第一级的源极金属(M1)35，第一级的源极金属(M1)35又通过过孔(V1)37将源极连接到第二级的源极金属(M2)36。源极M1 35和M2 36的端部延伸到晶片中FET器件的相对端。如图6所示，漏极连接包括与晶片30中的漏极32接触的漏极过孔(V0)39。这些过孔39将漏极32连接到漏极的第三级金属(M3)40，第三级金属(M3)40通过漏极(M1)41、漏极过孔(V1)42、漏极(M2)43和漏极过孔(V2)44处于整个器件之上的平面中。
通过以下方面可以改进本发明的垂直漏极方面：(a)加宽金属导线，(b)使用在器件边缘处的源极上方的接联的(M3)45和(M4)47，并使用除在器件边缘处以外的用于漏极连接的漏极(M4)46(图7)。如图7所示，由于(M2)跨过栅极33，源极(M3)45降低了源极(M2)36中的峰值电流。增加源极(M4)46，以进一步减少峰值电流密度。为了形成阶梯形图案，金属级(M3)45和(M4)46最接近器件的边缘愈加向后设置，以便在金属级转变中可以获得平稳的电流流动和均匀的电流密度。由于漏极(M4)47在器件边缘处另外会产生电迁移问题，所以在器件上方只使用三个源极级(M4)过孔48。
图8示出(M4)级金属化的平面视图。除了边缘47a处以外，漏极(M4)级的金属化47覆盖了整个器件区域，如虚线49所示，其为梳状结构形状以允许源极(M4)46金属化接合源极线。在增高的漏极金属平面和边缘源极金属梳状物之间的分割通过对最大电迁移抵抗性进行优化而确定。设计漏极(M4)47的平面状和梳状形状之间划分的精确位置，使得将源极和漏极布线中电迁移安全的电流承载能力最大化。对互连布局的电迁移安全或限制被定义为例如100℃下铜每平方微米的横截面积约5mA。跨过漏极(M4)金属化的平行线表示FET的栅极33。相对于基本Pcell，本发明的垂直漏极方面提供超过标准宽度导线约4.5倍的改进，以及超过宽宽度导线约9.5倍的改进。
本发明的另一方面被称作“重叠平面”，且从图9开始描述。在现有技术的半平面中，如图3所示的现有技术，电迁移问题出现在位于(M2)半平面16之下的(M1)指状体14中。通过将重叠平面50a的内边缘向重叠平面50a的外边缘移动并在(M1)指状体的中心增加接合的指状体50b，本发明的重叠平面解决了上述问题。如图9所述，接合的指状体54被增加在(M1)指状体51的中心。同样图9还示出了具有源极52a、栅极53、过孔54和漏极平面(M2)55的晶片52。如果中心处的指状体50b足够长，则可以解决(M1)指状体中的电迁移问题，但电迁移成为(M2)指状体的问题。通过对(M1)和(M2)指状体的尺寸进行平衡，可以最小化上述问题。通过仅将(M1)区域的宽度设定为这样的宽度，即，使得从该宽度的指状体收集的电流等于(M1)的最大电迁移安全电流，则可以实现这种平衡。由(M1)和(M2)接合的区域的宽度可以使得，由指状体的仅(M1)的接合部分以及(M1)加上(M2)的接合部分的组合接合部分收集的电流等于(M2)指状体所接合的(M1)指状体的最大电迁移安全电流。最后，在固体(M2)平面下的区域宽度可以使得，由整个指状体宽度(就沟道尺度而言)收集的电流等于(M1)加上(M2)平面的最大电迁移安全电流。
如图10所示，本发明的重叠平面方法在器件的边缘处形成有宽(M2)源极平面56和宽(M2)漏极平面57，并具有与延伸到器件中心的窄漏极(M2)指状体59交错的窄源极(M2)指状体58。通过利用金属来接合(M1)和(M2)指状体并加宽金属线，可以对本发明的重叠平面布局进行进一步的改进。
图11示出本发明的另一方面，其可以用来改进重叠平面方法。通过形成图11所示的具有(M3)指状体60和(M4)指状体61的重叠平面而获得了这种改进。本发明的这一方面被称作“金字塔形”或阶梯形布局，其中宽重叠平面(M2)63a、(M3)64a和(M4)65a与窄指状体(M2)63b和66、(M3)64b和60、以及(M4)65b和61连接。图11还示出漏极平面(M2)67、(M3)68和(M4)69，以及具有源极52a和过孔54的晶片52。没有示出栅极。因为是金字塔形结构，所以斜向(diagonal)电流从宽重叠部分流向器件中心的窄指状体中。当与本发明的重叠平面方面的布局一起使用时，本发明的该金字塔形方面将产生最低的峰值电流密度并减少电容。
对某些应用而言，通过上述实施方式可以获得的最大指状体宽度可能是不够的。同样，如果需要较好的电迁移抵抗性，则指状体宽度应该在保持最大电流的数目以下，且小于电迁移安全操作的阈值。如前所述，对互连布局的电迁移安全限制在这里是指，100℃下铜每平方微米的横截面积约5mA。上述本发明的重叠平面方面包括以(M2)金属平面形式的在器件之上的源极和漏极接触。结果，通过使若干短块相邻接可以形成更宽的指状体器件，而每个短块都是电迁移安全的。在这种方法中，在布局顶层的源极和漏极线形成交替区域或类似于(M1)源极和漏极指状体但更宽且以直角定位的(M2)指状体。因此，这种结构可以被视作是类似于初始布线的FET，其使用下一较高级的可用互连金属递归地应用重叠平面方法。由于接触的(M2)条的间距大于初始的源极和漏极的间距，所以可以采用较宽的过孔以及较宽和较厚的金属，例如两倍厚度的金属(M12B)和(M22B)。这些两倍厚度的金属被标记为(M1)和(M2)，但(2B)表示该(M1)是两倍厚度的第一级金属以及(M2)是两倍厚度的第二级金属。它们没有替换单层厚度的(M1)和(M2)，而是附加的金属平面或指状体。
图12以平面图示出重叠平面布局，其具有栅极53、通过过孔54连接(M1)源极指状体(未示出)的源极平面(M2)56以及连接(M1)漏极指状体(没有示出)的漏极平面(M2)57。(M2)源极指状体58和(M2)漏极指状体59通过在块中心的过孔54接合到(M1)(未示出)。将这种布局用作具有非常宽的指状体器件的单个源极/漏极金属化块，如图13所示，此块可以供给源极和漏极电流而不对器件区域造成任何的电迁移问题。如图14所示，器件指状体的剩余一半覆盖有其它源极/漏极金属化块，且此处为镜像。两个块中的每个块处理其覆盖的区域的源极和漏极电流。作为本发明的重叠平面的进一步优化，递归应用重叠平面布局允许使用(M1 2B)和(M2 2B)金属化，且有助于将可以平行设置的指状体的数目最大化。现在，将图14的器件中的金属(M2)视作类似于FET的源极和漏极或者双极晶体管的发射极和集电极，重复图14的方案，其中利用(M1 2B)和(M2 2B)来代替(M1)和(M2)的参考标号。由于现在(M1 2B)和(M2 2B)的间距大于(M1)和(M2)的初始距离，所以这些金属级可以更厚(例如，两倍厚度)且因而可以贡献更高的电流能力。
下面的表II将本发明的不同布局与具有基本改进为1.00的Pcell进行比较。与Pcell相比，本发明的所有布局方面包括重叠平面、金字塔形和垂直漏极，具有从超过3倍到超过9.5倍的改进。
表II
*宽金属线指的是使用满足基本准则且不改变栅极间距的最大宽度的线。正常导线为0.14μm，而宽导线为0.28μm。
最后，图16是对数坐标图，示出了指状体宽度(μm)与一些现有技术布局的后端漏源电容以及本发明的布局方面的后端漏源电容之间的关系。虚线对二者进行了区分，并示出相对于现有技术布局，本发明所有布局的宽指状体宽度(对应于沟道宽度)的优势。在图上这些布局的点以布局名称的第一个字母来标识。它们分别如下：
标准Pcell S
仅金属1(M1) M
半平面 H
重叠平面 O
金字塔形重叠 P
垂直漏极 V
尽管为了理解的目的，关于特定实施例描述了本发明，但应理解到在不脱离权利要求的范围的情况下可以对其进行各种替换和修改。因此，这些实施例，例如FET晶体管，应视作是说明性的而非限制性的，且本发明并不限于这里所给出的细节，而是可以在所附权利要求及其等同的范围内进行修改。
机译： 以及一种用于互连暴露在集成电路芯片的外表面上的端子的互连元件的制造方法，一种包括多个元件的互连的多层互连板的制造方法以及一种多层布线板的制造方法。
机译： 使用两维集成芯片之间的二维多芯片模块封装，可用于集成电路芯片之间的逻辑三维互连
机译： 用于制造多芯片模块，混合集成电路和芯片组件的薄膜多级板的方法
