用于功率金属氧化物半导体场效应晶体管及集成电路的递减电压多晶硅二极管静电放电电路

相关申请案交叉参考

本申请案主张2006年9月29日提出申请的序列号为60/848,252的美国临时专利申请案的权益。

技术领域

本发明涉及半导体装置，且具体来说，涉及一种用于处理因静电放电(ESD)事件而产生的电压及电流波形的保护网络。

背景技术

静电放电(ESD)对于半导体装置且明确地说对于金属氧化物半导体(MOS)类型的结构来说是一个特殊问题。来自静电放电的高电压瞬态信号可以10,000伏以上及数安培的峰值电流对对象进行偏压。MOS装置中的独特危险是跨越在所述装置操作的正常过程中所使用的相对薄的栅极电介质形成高电场。当栅极上积累的电荷使栅极氧化物(其通常充当绝缘体)爆裂时，所述栅极电介质(其经常为氧化物)可在高电场条件下爆裂。所述爆裂引起的永久性损坏的影响可能不立即出现，因此，栅极氧化物爆裂的可能性便构成一个实际的可靠性担忧。

普通的功率MOSFET不具有抵御ESD或施加到栅极的其它过多电压信号的保护。二氧化硅(SiO₂)经常用作MOS装置中的栅极电介质。通常，SiO₂的爆裂电压可高达每厘米10,000,000伏。现代MOS装置可具有400埃厚度的操作栅极氧化物。因此，这一装置的实际爆裂电压仅为约40伏。ESD的主要原因中的一个原因是在产品组装或维护期间与人体的接触。ESD条件的“人体模型”通常涉及与电容器串联的电阻器。在人体模型(HBM)中，有效的人体电容通过与环境甚至最简单的互动而充电到数千伏。必须在所述装置中将此电荷耗散。因此，在ESD事件期间，人体在功率装置看来为高电压电池。

由于ESD条件在许多工作环境中是常见的，因此许多商业MOS装置配备有自备ESD保护系统。这些系统可是离散的或与主功能电路集成在一起。

一种用于保护装置的栅极免遭高于氧化物击穿的电压的方法采用构造于多晶硅栅极中且接着连接于栅极、源极及/或漏极端子之间的背对背二极管。此方法有效地改善MOSFET栅极的ESD额定值且用于避免过电压损坏。然而，栅极-源极泄漏电流显著地增加，因为构造于多晶硅中的二极管比在单晶硅中具有大得多的泄漏电流。使用此方法，最大栅极泄漏电流通常从100毫微安增加到10微安。某些制造商已构造出结合多晶硅二极管的其它组件，因此添加某些有限的控制功能，例如过电流保护。

通常实施于CMOS IC上的典型ESD保护结构的实例是图1a的电路。图中齐纳二极管10.1及10.2保护N-mos功率晶体管20的栅极免遭极高电压。每一对齐纳二极管经配置以指向相反方向，使得对于在跨越所述对的任一方向上流动的电流来说，必定招致一个齐纳击穿电压(加上一个经正向偏压二极管的压降)。齐纳二极管的反向击穿电压取决于所述二极管的特性，但通常比经正向偏压二极管(约为数伏或数十伏)高得多(约为0.6到0.8伏)。对于极高电压，二极管对可传导直到输入电压达到足够低的电压而致使所述对断开。齐纳二极管经制作以使得其反向击穿电压加上一个经正向偏压二极管的压降小于功率晶体管20的爆裂电压。

然而，使用多晶硅来制作适合于ESD保护电路的二极管具有以下缺点：二极管是泄漏二极管，且因此可产生大量的泄漏电流。其它二极管具有所建议的多个多晶硅二极管堆栈，其中电流限制电阻器位于所述堆栈之间。参见(举例来说)第6,172,383号美国专利。然而，此类建议仍具有不可接受的泄漏电流。此项技术所需要的是一种对于正常操作条件具有有限或受控泄漏及对于非常条件具有ESD或高电压保护的保护电路。

发明内容

本发明的主题是一种ESD保护电路，明确地说是用于MOSFET或具有源极、栅极以及漏极端子的其它功率装置的ESD保护电路。所述保护电路具有初级及次级分支。所述两个分支彼此电并联且耦合于栅极输入线与所述源极端子之间。所述初级分支具有小的串联缓冲电阻及至少一对背对背(阴极对阴极)齐纳二极管。所述背对背齐纳二极管设定所述初级分支的击穿电压。因此，总电压是跨越所述串联电阻的电压降、所述第一齐纳二极管的反向击穿电压以及跨越所述第二齐纳二极管的正向电压降的总和。初级击穿电压被设定为稍微高于装置的正常栅极到源极操作电压。举例来说，如果所述装置在8伏下操作，则所述击穿电压将被设定为约11或12伏。

本发明提供一种称为栅极镇流电阻器的第二电阻器，其安置于栅极电极与次级分支之间。初级分支第一缓冲电阻器减少初级分支中的泄漏电流，但其在ESD事件期间的存在致使电压在栅极上积累。栅极镇流电阻器防止所述电压积累且跨越因高ESD而击穿的第二分支施加所述电压。

初级分支具有用于两个用途的界定明确的串联电阻。首先，所述电阻在所述分支中的二极管堆栈击穿时减少进入到初级分支中的电流。跨越初级分支的电压降将由于初级分支中存在所述小电阻而与所施加的电压成比例地增加。所述电压将跨越次级分支而出现。当次级分支接近击穿时，ESD电流将由所述两个分支共享。

第二用途是减少泄漏电流。次级分支的击穿经偏移且大于初级分支的击穿电压。如以上所提及，多晶硅二极管是泄漏二极管。当泄漏被测量为目标栅极额定值(例如8伏)的80％时，相同电压跨越次级分支而出现。由于次级分支的击穿被设定为高于初级分支的击穿电压，因此由次级分支产生的泄漏可为低于初级分支的泄漏的数量级。在DC电压的情况中，泄漏值比得上单一二极管的泄漏。

次级分支具有更高的击穿电压。在一个实施例中，次级分支包含两对或两对以上背对背齐纳二极管。每一对背对背齐纳二极管具有个别的反向齐纳二极管击穿电压及正向齐纳二极管电压降。第二分支的击穿电压是背对背对齐纳二极管的反向齐纳及正向齐纳电压降。在一典型实施例中，次级分支的击穿电压被设定为在15与20伏之间或正常操作电压的二到三倍。第二分支将在所施加的栅极电压达到临界值之前将电流从栅极传导出去并保护栅极氧化物免遭爆裂。在其它实施例中，次级分支包含串联镇流电阻。

附图说明

参照附图来揭示本发明，其中：

图1a为不具有串联镇流电阻器的单一二极管分支保护电路的示意图。

图1b为具有串联镇流电阻器的单一二极管分支保护电路的示意图。

图1c为显示图1a及1b中所示电路在测试中性能的曲线图，其中曲线A及B分别表示若干结果。

图2a为本发明一个实施例的示意图。

图2b为显示图2a中所示的电路的性能的曲线。

图3为本发明的实施例的示意图；

图4为具有多晶硅二极管的装置的截面图；

图5为具有单一二极管分支的控制装置及体现本发明的装置中晶格温度随时间的图形绘示；

图6为具有单一二极管分支的控制装置及体现本发明的装置中栅极输入处的电压的图形绘示；

图7为具有单一二极管分支的控制装置及体现本发明的装置中MOS接口处的电压的图形绘示。

图8显示图2a中所示的集成电路的平面图。

本文所述的实例图解说明本发明的几个实施例但不应被视为以任何方式限定本发明的范围。

具体实施方式

图1a显示不具有串联齐纳镇流电阻的背对背二极管堆栈是如何的，且图1b显示具有串联齐纳电阻11的相同二极管堆栈。在两个图中，所述齐纳二极管堆栈具有阴极对阴极齐纳多晶硅二极管10.1及10.2，所述二极管在一个端处耦合到mosfet 20的漏极且在另一端处耦合到栅极输入线14。在图1b中，堆栈10经由串联齐纳镇流电阻器11而连接到栅极输入线14。

将电压V施加到输入端子15且在图1c中显示两次试验的结果。图中第一曲线A显示在未使用串联齐纳镇流电阻11时的结果且第二曲线B表示在使用如图1b中所示的串联齐纳镇流电阻11时的结果。当不存在串联齐纳镇流电阻时，所述二极管堆栈的击穿电压在曲线A中约为12伏(BV1)且在15伏处，电流迅速升高到1安培。曲线中在12伏处的急转指示所述二极管堆栈的快速响应时间。然而，堆栈10产生大量的泄漏电流，尤其是对于低至13或14伏的击穿电压。当将串联齐纳镇流电阻11添加到二极管堆栈时，泄漏电流便小得多了。参见曲线B。其显示，当图1b的二极管堆栈具有低至两欧姆的串联齐纳镇流电阻11时，15伏处的电流仅为0.4安培或比不具有串联齐纳镇流电阻的二极管堆栈的电流小60％。

转到图2a，图中显示本发明的一个实施例。输入端子150经由节点151及152而连接到第一及第二分支103、105。保护电路的输出端子160连接到功率mosfet的栅极。一个或一个以上的任选电阻器(例如170)可安置于节点151、152之间，节点151、152将分支103、105连接到从输入端子150延伸到输出端子160的栅极线。受保护装置100是具有栅极区110、源极区112及漏极区114的MOSFET。栅极110具有金属或高掺杂多晶硅的电极。所述栅极电极下面是绝缘层，通常为二氧化硅层。所述栅极氧化物层在安置于源极与漏极之间的沟道区上方且在硅上。

ESD保护网络101具有初级及次级并联分支103、105。设置这些分支103、105以保护栅极氧化物。栅极氧化物层是半导体装置中易受损坏的组件，且栅极氧化物在存在电压冲击的情况下易爆裂。第一分支103为初级分支。所述初级分支具有设定为目标栅极保护额定值的击穿电压，通常其在8-25伏的范围内。所述初级分支含有齐纳镇流电阻器102及两个阴极对阴极齐纳二极管104a、104b。所述二极管及电阻器为多晶硅。初级分支103与图1b中所示的对应栅极到漏极结构大致相同。如以上所提及，所述初级分支具有两个用途。第一用途是减少进入到所述分支中的电流，借此充当镇流电阻器。第二用途是增大跨越所述分支的电压，因为所述分支在击穿时传导更多的电流。

次级分支105具有比第一或初级分支103高的击穿电压。次级分支105具有四个齐纳二极管106a、106b、108a、108b。所述电压跨越次级分支105而出现，且当其接近此分支的击穿电压时，所述分支将开始传导电流。所述两个分支共享通向源极114的共用路径。通过移除可使栅极爆裂的电压并允许电压跨越所述分支而行进到接地来耗散电压，借此保护装置。

栅极镇流电阻器120连接于次级分支105与栅极电极之间。如以上所述提及，当电压在栅极上积累时，所述栅极镇流电阻器将所述电压施加到次级分支且因此针对齐纳镇流电阻器102所产生的瞬态高电压而保护所述栅极。

图1c的曲线B指导如何添加两对背对背二极管106a、106b、108a、108b的次级分支来保护mosfet 100。注意具有标记BV2的圆圈区域C。在15与20伏之间，第二分支应击穿并在栅极上的电压达到栅极爆裂电压(约40伏)之前迅速将电流从栅极传导出去。为实现此结果，包括两个背对背二极管对106a、106b、108a、108b的二极管堆栈形成次级分支105。将所述分支的击穿电压(BV2)构造为在15与20伏之间。因此，在(举例来说)17伏处，次级分支将击穿且电流将短接到接地。图2b中的曲线中标记为D的区段显示电路在所施加的电压超过BV2时的如何表现。总的来说，在高于约12伏(BV1)的电压处，初级分支击穿并开始传导。载送到接地的电流继续沿图2b的曲线B的斜率逐渐地升高。在次级分支的击穿电压(BV2)(约17伏)处，保护电路意识到所施加的电压并非小的瞬态而可能为较大ESD脉冲的开始。因此，在BV2处，次级分支击穿且较高电流分流到接地。然而，随着将更多的电流分流到接地，保护电路保护栅极免于经受爆裂电压。

参照图3，图中显示所述装置的另一实施例。输入端子250经由节点251及252而连接到第一及第二分支203、205。保护电路的输出端子260连接到功率mosfet的栅极。一个或一个以上的任选电阻器(例如270)可安置于节点251、252之间，节点251、252将分支203、205连接到从输入端子250延伸到输出端子260的栅极线。受保护装置是具有栅极区210、源极区212及漏极区214的MOSFET。在此实施例中，二极管网络201具有两个并联分支203、205，每一分支具有其自身的通向源极区212的路径。第一分支203具有串联镇流电阻器202及两个齐纳二极管204a、204b。第二分支205具有为串联镇流电阻器206及两个齐纳二极管208a、208b的相同配置。同样，第二分支205具有比第一分支203高的击穿电压。此电压跨越次级分支而出现且当其接近此分支的击穿电压时，所述次级分支将开始传导电流，且总电流现在将共享于两个分支之间。偏移击穿电压的意义是为泄漏作打算。当泄漏被测量为目标栅极额定值的80％(举例来说，8伏)时，此电压也跨越次级分支而出现。由于次级分支具有较高的击穿电压，因此次级分支所产生的泄漏可为低于初级分支中的泄漏电流的数量级。同样，ESD保护网络使用多晶硅二极管及电阻器。

栅极镇流电阻器220连接于次级分支205与栅极电极之间。如以上所提及，当电压在栅极上积累时，所述栅极电阻器将所述电压施加到次级分支且因此由于齐纳镇流电阻器202所产生的瞬态高电压而保护所述栅极。

参照图4，图中为体现本发明的装置300的部分截面图。栅极电极310通过钝化层322与源电极312分离。另外，栅极电极310与源电极312之间存在层间介电(ILD)层320。ILD层320下面是具有交替的N+区304a与P-区304b的二极管结构304的一部分。二极管结构304下方是场氧化物层318。此外，场氧化物318下方是衬底324。最后，依据此透视图所述装置的底部处存在热触点326。

这些不同实施例中所示的ESD保护网络可用于所有有源及无源装置中。例如，尽管所述装置已显示于MOSFET装置中，但其还可用于晶闸管、双极结晶体管及绝缘栅极双极晶体管。所属领域的技术人员应理解，其它装置可使用所揭示的ESD保护网络。

图8显示电路100的平面布局。具有二极管104a、104b及电阻器102的第一分支103形成于内环803/802中且由二极管106a、b及108a、b组成的第二分支105位于外环805中。齐纳串联镇流电阻器102约为4欧姆且由迹线802指示；栅极镇流电阻器120由迹线820来表示。内部源极金属形成接地连接。所属领域的技术人员理解，可将一个或一个以上的二极管环添加到电路200的结构以提供三个或三个以上的次级分支而进一步处理ESD事件。

图5为最大晶格温度的图形图解说明。其具有两条迹线。一条迹线显示具有单一分支的预期晶格温度且另一迹线显示具有以上所描述的并联分支的装置的预期晶格温度。如在所述图解说明中可看到，具有双分支二极管网络的装置与具有单一二极管分支的装置相比，晶格温度明显地降低。明确地说，带有单一分支的装置具有超过900开度的温度，其中以迅速升高的斜度达到所述温度。使用并联分支的装置具有稍微超过500开度的最大温度，其中随时间以较适度的升高达到所述温度。减少的晶格温度增加所述装置的可操作性，借此产生优于现有技术的优点。参照图6及7，曲线分别表示栅极输入及MOS接口处的电压。两个图显示，二极管网络的第二分支有助于将电压箝位到约20伏。具有单一二极管分支的装置具有在26-28伏之间的峰值。

尽管已参照特定实施例描述了本发明，但所属领域的技术人员应理解，可在不背离本发明范围的情况下对所述实施例做出各种改变且可用等效物来替代其要素。另外，为在不背离本发明范围的情况下使特定情形或材料适应本发明的教示可做出许多修改。举例来说，本发明的保护电路可具有两个以上的分支。然而，整个保护电路的击穿可由所有分支的最低击穿电压来设定。在优选实施例中，通常选择最接近输入节点的分支作为控制分支且其将具有最低的击穿电压。其它分支可具有等于或大于第一分支的击穿电压。

因此，本文并非打算将本发明局限于本文所揭示的用于实施本发明的特定实施例，而是本发明将包含归属于所附权利要求书的范围及精神内的所有实施例。