高速多通道激光回波并行采集处理装置

技术领域

本发明属于电子电路技术领域，涉及高速多通道激光回波并行采集，可应用在雷达、通信以及激光等信号的采集处理领域。

背景技术

激光信号广泛的应用在雷达、通信、测距以及敌我识别等多个方面，其回波信号的采集技术是激光信号应用的关键技术之一。激光回波脉冲的宽度很小，一些回波信号的脉冲宽度只有十几个纳秒，要求很高的采样率，比如脉宽为10ns的回波脉冲，根据奈奎斯特采样定理其采样率至少应为200MHz，才不至于频谱混叠，要想准确的得到回波信号的特征，采样率至少要达到600MHz以上。

传统的激光回波信号采集设备主要采用以下两种设计方法：

(1)A/D与可编程数字信号处理DSP相结合：利用A/D将激光回波信号转换成数字信号，使用DSP作为信号接收处理装置。常用的高速DSP有TMS320C6201、TS101、TS201等。

(2)A/D与现场可编程门阵列(FPGA)相结合：利用A/D将激光回波信号转换成数字信号，在FPGA内部调用存储器直接接收A/D传来的数据。常用的FPGA主要由Xilinx、Altera和Lattice等几大厂商提供。

传统方法存在的问题是：

1)DSP本身的工作频率有限，被业界广泛应用的高速数字信号处理器TS201的主频是600MHz，其IO端口速率远低于300MHz，在采样率高达1GHz以上的情况下难以使用。通用FPGA内部的存储器工作频率一般不超过500MHz，也无法适用于高达1GHz以上A/D采样率的直接数据采集。

2)使用传统方法难以实现激光回波信号的高速采集。

发明内容

本发明的目的在于克服传统的激光回波信号采集方法的不足，提出一种高速多通道激光回波并行采集处理装置，以扩展信号的采集频率，实现采样率为1GHz的信号采集。

为实现1GHz采样，本发明的并行采集处理装置包括：

高精度时钟单元，用于在内部寄存器被配置以后产生四路稳定的1GHz系统采样时钟，并将该时钟信号传输给A/D采集单元；

A/D采集单元，用于将激光回波信号转换为数字信号，通过模数转换器内部的转接器，将该数据降为500MHz的差分数字信号后，传送给中央处理单元；

中央处理单元，用于配置高精度时钟单元内部寄存器，对A/D采集单元传来的数据进行速率转换和锁存，并计算该锁存数据的峰值和频率，同时接收上位机命令，根据命令将信号的峰值、频率以及原始数据传送给上位机。

所述的A/D采集单元包括四路运放和模数转换器，四路模数转换器分别接收时钟单元传来的四路时钟信号，每一路的运放接收激光回波信号，将其转换为差分信号后传送给本路模数转换器，本路模数转换器在时钟信号的作用下将运放传来的信号转换成数字信号，并通过差分PECL信号线将转换得到的数字信号传送给中央处理单元。

所述的中央处理单元包括FPGA和RS422接口协议转换器，该FPGA分别实现对时钟单元的配置，对A/D数据的接收转换并对转换后的数据峰值和频率进行计算，对与上位机通信的控制；该RS422接口协议转换器实现通信所需的电平转换。

本发明的并行采集处理方法，包括如下过程：

(1)FPGA内部的时钟配置模块以SPI方式将指令字写到时钟芯片内部的寄存器中，使时钟芯片正常工作，产生4路稳定的1GHz差分LVPECL信号作为系统的采样时钟，并将此采样时钟传送给模数转换器；

(2)激光回波信号经过运放转换为差分信号后进入模数转换器，模数转换器在采样时钟的作用下对运放输出的信号进行采样，通过模数转换器内部的转接器，将该数据降为500MHz的差分数字信号后传送给FPGA；

(3)每路模数转换器输出的差分数字信号进入FPGA内部，经端口转换模块转换为单端信号以后，进入输入输出模块进行串并转换以降低数据速率，串并转换后的数据被锁存起来，锁存的数据经数据恢复模块解串并，恢复数据的次序并传送给数据处理与通信模块；

(4)数据处理与通信模块接收速率转换后的数据，计算该数据的峰值和频率，同时接收上位机传来的指令，根据此指令向上位机传送计算得到的峰值与频率，同时发送增益控制信号。

本发明与现有技术相比具有的优点：

本发明由于使用高精度时钟单元产生四路稳定的1GHz采样时钟，时钟稳定度很高，抖动非常小，从而提高了采样数据的可靠性；

本发明的A/D采集单元使用模数转换器内部的转接器将该数据转换为两路500MHz的差分数字信号，从而降低了数据的接收速率，使得数据的存储更加方便；

本发明使用中央处理单元对A/D采集单元传来的数据进行速率转换，将信号的频率降低到中央处理单元内部存储器所能处理的频率范围内，并对此并行信号进行锁存，解决了由于数据速率过高无法被存储器存储的问题。

附图说明

图1是本发明装置结构框图；

图2是本发明高精度时钟单元的结构图；

图3是本发明高精度时钟单元与模数转换器的接口图；

图4是本发明的时钟配置模块与时钟芯片接口图；

图5是本发明时钟芯片寄存器读写指令字；

图6是本发明模数转换器输出信号的时序图；

图7是本发明采样信号串并转换图；

图8是本发明并行采集处理过程图；

图9是发明采集到的激光回波信号图。

具体实施方法

参照图1，本发明的并行采集处理系统包括高精度时钟单元、A/D采集单元和中央处理单元。其中：

高精度时钟单元，由时钟芯片AD9516和外围循环滤波电路组成，如图2所示，时钟芯片不限于AD9516，该芯片内部设有配置寄存器，通过SPI协议接口来配置，该寄存器的读写指令字如图5所示，寄存器被配置完成以后时钟芯片开始工作，产生4路稳定的1GHz差分LVPECL信号作为系统的采样时钟。

A/D采集单元，由四路运放和模数转换器组成，四路模数转换器分别接收时钟芯片传来的四路1GHz差分LVPECL时钟信号，接口图如图3所示，每一路的运放接收激光回波信号，将其转换为差分信号后传送给本路模数转换器，本路模数转换器在时钟信号的作用下将运放传来的差分模拟信号转换成数字信号，其输出信号的时序图如图6所示。输出的数字信号以差分PECL信号线的形式传送给中央处理单元。

中央处理单元，由FPGA和RS422接口协议转换器组成，FPGA包括时钟配置模块、速率转换模块和数据处理与通信模块，时钟配置模块通过SPI协议接口将指令字写到时钟芯片内部的寄存器中，配置接口如图4所示，其中SCLK为串行移位时钟输入脚，用来控制串行端口的读和写，写数据位在此时钟的上升沿有效，SCLK频率不能超过25MHz，SDIO为指令字输入输出端口，CS为片选信号，低有效开启数据传输，CS有效时，指令字在时钟SCLK的作用下由SDIO端口从时钟配置模块写入到时钟芯片的配置寄存器内，配置完成后钟芯片正常工作，产生四路稳定的1GHz差分LVPECL信号，传送给四路模数转换器作为采样时钟，速率转换模块由四组相同的子模块构成，每组子模块包括端口转换模块、输入输出模块、存储模块和数据恢复模块，该端口转换模块实现对差分PECL信号向单端信号的转换，该输入输出模块实现对单端信号的串并转换，以降低数据速率，信号的串并转换方式如图7所示，将一路数据转换成N路并行数据，2≤N≤8，同时产生并行数据对应的锁存时钟，将并行数据和锁存时钟送入存储模块，该存储模块实现对串并转换后数据的存储，存储模块将锁存时钟作为写信号，将并行数据存储到存储模块中，将以低速信号作为读时钟，并依次将存储的数据输出，传送给数据恢复模块，该数据恢复模块实现对存储的串并转换数据次序的恢复，这些子模块依次连接，数据处理与通信模块实现对速率转换后数据的峰值和频率的计算，以及对与上位机通信的控制，RS422接口协议转换器对数据处理与通信模块发出的数据进行电平转换后传送给上位机，并对上位机传来的指令信号进行电平转换后传送给数据处理与通信模块。

参照图8，本发明的并行采集处理过程为：

过程1，对时钟芯片进行配置，产生采样时钟。

FPG通过SPI协议接口将指令字写到时钟芯片内部的寄存器中以配置寄存器，配置完成后时钟芯片正常工作，产生四路稳定的1GHz差分LVPECL信号，传送给四路模数转换器作为采样时钟。

过程2，对激光回波信号进行模数转换。

将激光回波信号转换成差分信号，对得到的差分信号进行模数转换，通过模数转换器内部的转接器，将该数据降为500MHz的差分PECL采样信号后传送给FPGA。

过程3，对数字信号进行速率转换和数据处理，同时完成与上位机的通信。

FPGA接收差分PECL采样信号并将其转换成单端信号，对该单端信号进行串并转换以降低数据速率，转换后得到降低了速率的并行数据，将该并行数据锁存；读取锁存的数据并对该数据进行解串并运算以恢复数据的次序，并计算恢复次序数据的峰值和频率，计算完成后接收上位机传来的指令并根据指令向上位机发送计算得到的信号峰值和频率。

参考图9，采用本发明方法，在模数转换器选取MAX108，FPGA选取XilinxVirtex 5系列FPGA的情况下可以准确的采集到激光回波信号，采集到的激光回波脉冲如图9所示。