用于模数/数模转换器的低抖动时钟缓冲器

技术领域

本发明属集成电路技术领域，具体涉及一种应用于模数转换器和数模转换器中的低抖动时钟电路。

背景技术

随着通信和半导体技术的发展以及通信系统和无线数据传输技术迅速发展，特别是3G/4G、家庭基站以及相阵控雷达等技术的不断涌现，对高性能的模拟前端提出了很高的要求。模拟前端作为模拟信号和数字信号的转换部分越来越受到重视，通信系统对高性能模数转换器(ADC)和数模转换器(DAC)的市场需求逐渐增大。

对于ADC和DAC，随着输入信号频率的提高，时钟抖动(jitter)引入的噪声将占主导地位，最终限制了信噪比所能达到的最大值。影响jitter的噪声源来自片外和片内两个方面。对于片外噪声，目前条件下利用低噪声模拟信号源或晶振，并通过窄带滤波可以获得小于30fs的低抖动外部时钟源。而通过差分时钟输入可以有效抑制片外的共模干扰。因而片外时钟抖动一般可以控制在较低水平。对于片内，可以采用片上实现的锁相环或差分时钟缓冲器减小这两方面噪声以实现低抖动的采样时钟。对于锁相环，设计实现低抖动较为复杂，而且功耗和面积较大；而在片外噪声较小的情况下，采用差分时钟缓冲器，通过合理的结构和参数的选取，较为容易地实现低时钟抖动。现有技术(Zanchi A，Tsay F.A 16-bit 65-MS/s 3.3-V Pipeline ADC Core in SiGe BiCMOS With 78-dB SNR and 180-fs Jitter[J].IEEE Journal of Solid-State Circuits，2005，40：1225-1237)公开了差分时钟缓冲器采用一级交叉耦合放大器结构。差分结构能有效抑制片外噪声，交叉耦合负载管具有正反馈的作用，能够使得输出的时钟信号沿很陡峭，这样噪声对时钟信号沿的影响大大减小，可以达到200fs以下的jitter。但这种结构有三大缺点：一是存在锁定效应，需要较大的输入信号幅度才能产生时钟输出；二是电路采用SiGe工艺，没有采用低成本、易于集成的CMOS工艺；三是功耗较大。文献[Weigandt T C，Kim B，Gray P R.Analysis of Timing Jitter in CMOS Ring Oscillators[J].in Proc.ISCAS，1994，4：27-30]公开了时域噪声分析法和文献[Hajimiri A，Limotyrakis S，Lee T H.Jitter and Phase Noise in Ring Oscillators[J].IEEE Journal of Solid-State Circuits，1999，34：790-804]公开了脉冲敏感函数法，但上述对时钟缓冲器的jitter的分析方法都过于复杂，不利于手工推导计算。

因此，有必要对时钟缓冲器的结构和jitter的分析方法提出改良方案，以求完善。

发明内容

本发明的目的是提供一种应用于模数转换器和数模转换器中的低抖动时钟电路。本发明可用于无线通信基站、军事雷达以及无线数据传输等技术中高性能模数转换器和数模转换器芯片。

本发明的时钟缓冲器采用多级准无穷负载差分放大器结构，输出时钟信号沿陡峭，噪声小，达到200fs以下的jitter，而且功耗小，可采用易于集成的CMOS工艺实现。

具体而言，本发明的低抖动时钟缓冲器，其电路由三级差分放大器组成，前两级采用准无穷负载差分放大器，第三级采用双端转单端差分放大器。通过小信号分析模型，合理设计放大器的增益和负载电容的大小，能够使得输出时钟沿陡峭，输出噪声小，较好的实现低抖动的要求。

所述的前两级准无穷负载放大器，即负载由四个PMOS组成，其中两个PMOS形成交叉耦合对管，另两个PMOS分别接成二极管形式；第三级为双端转单端放大器。其具体的连接关系为：NMOS管M11和M12的栅极分别接输入信号，源极并接在节点1，漏极分别接节点3和4。PMOS管M13的栅极接在节点4，漏极接在节点3，源极接在电源。PMOS管M14的栅极接在节点3，漏极接在节点4，源极接在电源。PMOS管M15的栅极和漏极并接在节点3，源极接在电源。PMOS管M16的栅极和漏极并接在节点4，源极接在电源。NMOS管M17的栅极接节点5，漏极接节点1，源极接地。NMOS管M21和M22的栅极分别接节点3和4，源极并接在节点2，漏极分别接节点6和7。PMOS管M23的栅极接在节点7，漏极接在节点6，源极接在电源。PMOS管M24的栅极接在节点6，漏极接在节点7，源极接在电源。PMOS管M25的栅极和漏极并接在节点6，源极接在电源。PMOS管M26的栅极和漏极并接在节点7，源极接在电源。NMOS管M27的栅极接节点5，漏极接节点2，源极接地。NMOS管M31和M32的栅极分别接节点6和7，源极并接在节点8，漏极分别接节点9和输出。PMOS管M33的栅极和漏极接在节点9，源极接在电源。PMOS管M34的栅极接节点9，漏极接输出，源极接在电源。NMOS管M35的栅极接节点5，漏极接节点8，源极接地。

本发明中，输入信号为单端信号。

本发明中，输入信号为差分信号。

本发明中，采用三级结构。

本发明中，前两级中MOS管的尺寸相同。

本发明中，每一级的MOS管尺寸可以按某一比例系数逐级缩小。

本发明中，采用小信号分析模型对所述的时钟缓冲器的jitter进行分析。

本发明的差分输入端可以将单端或者差分输入信号转换为方波时钟信号输出。输入信号可以是正弦波，也可以是方波，输出信号为占空比为50％的方波时钟信号。本发明可以在输入信号幅度较小的情况下应用，甚至不依赖于输入的共模电平。

对于时钟缓冲器，必须使其增益足够的大，而且引入的噪声足够的小，才能得到低抖动。本发明的时钟缓冲器采用三级结构，这样可以得到较大的增益，使得输出波形更加陡峭，并通过结构上的优化，减小时钟缓冲器引入的噪声，并且功耗较小。

本发明的时钟缓冲器第一级为差分放大器，负载为准无穷输入阻抗式。这种差分放大器的增益较大，噪声较小。第二级的结构与第一级相同，第二级的作用是进一步提高增益，并能滤出一部分第一级引入的噪声。第三级为双端转单端放大器，将第二级的输出的差分信号转换为单端输出的时钟方波。第三级可以再次提高增益，并在双端转单端的过程中将共模噪声消除。

对时钟缓冲器的jitter的分析采用了为人熟知的小信号模型的分析方法。能够方便快捷的得到jitter值。

本发明优点在于采用多级准无穷负载差分放大器结构来实现时钟缓冲器，有利于结构上的优化，在实现低抖动的同时，不会过于增大功耗；而且采用小信号模型对jitter分析，易于时钟缓冲器的分析设计。相对与传统结构的时钟缓冲器，具有低抖动、低功耗和易于CMOS工艺实现等优点。本发明电路对于提高模数转换器和数模转换器的信噪比有重要的实用价值。

附图说明

图1为本发明的时钟缓冲器的结构示意图。

图2为本发明的时钟缓冲器的第一级和第二级结构。

图3为本发明的时钟缓冲器的第三级结构。

图4为本发明的时钟缓冲器的具体电路结构。

图5为本发明的时钟缓冲器的小信号分析模型。

图6为本发明的时钟缓冲器的输出噪声电压仿真图。

图7为本发明的时钟缓冲器的输出波形斜率仿真图。

以下将具体实施方式配合附图详细说明本发明的实现结构，技术内容和功效。

具体实施方式

实施例1

图1中，片上的时钟缓冲器由三级结构实现；片外为信号源；输出为低抖动时钟方波。

图2中，第一级的负载由四个PMOS管M13、M14、M15和M16组成，其中两个PMOS管M13和M14形成交叉耦合对管，另两个PMOS管M15和M16分别接成二极管形式，这两种连接形式得到的输入阻抗分别为-2/g_m和2/g_m，将两种形式的四个PMOS管接成图1所示的结构，即可得到理论上输入阻抗为无穷大的负载，这种放大器可称为准无穷负载放大器；

第一级的输入对管以及尾电流管为分别为NMOS管M11、M12和M17；第二级的负载管M23、M24、M25和M26接法与第一级相同，第二级的输入对管以及尾电流管为分别为NMOS管M21、M22和M27。

输入信号可以是单端信号，或者为差分信号。若为单端信号，输入对管一个接信号，另一个接在共模电平上。共模电平值一般为电源电压的一半。若为差分信号，输入对管两端则分别接差分信号。

NMOS管MB和退耦电容CB组成偏置电路，为差分放大器的尾电流源提供偏置电压。MB管也可以用Cascode结构或者其他改进的电流源结构实现。CB也可以由NMOS管实现。

准无穷负载放大器其增益为：

$A_v=g_m{r}_o=\frac{{2V}_E}{V_{\mathrm{DSAT}}},$

其中V_E为厄利电压，V_DSAT为过驱动电压。当V_DSAT设定后，增益为一定值，是差分放大器的本征增益，不随尾电流等其他参量变化。对于输入对管的过驱动电压V_DSAT可以适当取得小一点，使其能处于强反型区即可。而且输入对管的沟道长度L可以取得大一些。

时钟缓冲器第二级结构与第一级相同，第二级的输入对管M21和M22分别接第一级的差分输出端节点3和4。第二级的输入对管M21和M22为第一级提供一个负载电容，这个负载电容同时影响第一级输出信号的波形边沿斜率和输出噪声。假设差分输入信号为正弦波V_in＝A_insinωt，其在阈值点处的斜率为A_inω。所以差分放大器输出信号的斜率为A_inω·A_v。可以通过小信号模型的分析方法得到第一级放大器输出的jitter的表达式为：

${\sigma }_{\mathrm{jitter}}^2=\frac{{V_{n,o}}^2}{{(A_{\mathrm{in}}\omega ·A_v)}^2}=\frac{\mathrm{kT}}{{\left(A_{\mathrm{in}}\omega \right)}^2{A}_{v}C}(\gamma +\frac{2}{A_v}),$

其中为第一级的输出噪声。合理设计第一级的增益和第二级输入对管提供的负载电容的大小，即可减小第一级放大器的jitter。

图3中，第三级输入对管M31和M32分别接第二级的差分输出端V_op和V_on，输入对管M31和M32为第二级输出端提供一个负载电容，这个负载电容同时影响第二级输出信号的波形边沿斜率和输出噪声。负载管M33和M34组成电流镜结构，将输入对管接收到的差分信号转换为单端输出信号。第三级的尾电流源M35的偏置同样由MB提供。第三级的增益为第一级的一半。

图4为图2中的第一级与第二级和图3中的第三级的拼合，形成图1示意图的整体结构。通过图5的小信号模型的分析方法得到整个时钟缓冲器输出的jitter的表达式为：

${\sigma }_{\mathrm{jitter},\mathrm{tot}}^2=4(1+r)\mathrm{kT\gamma }·\frac{{(1+{\left(\mathrm{\omega RC}\right)}^2)}^3}{{\left(A_{\mathrm{in}}\omega \right)}^2}·\frac{1}{C}(\frac{3}{{32A}_v}+\frac{1}{{{8A}_v}^3}+\frac{1}{{{2A}_v}^5}),$

其中参数r为负载管与输入对管的热噪声电压之比。

本发明的时钟电路结构，将增益参数与负载电容参数相分离，在固定增益的前提下，单独优化负载电容，使电路的时钟抖动较为容易的实现设计要求。

图6和图7是通过Cadence SpectreRF仿真工具得到的，其中将输出波形沿的噪声电压除以输出波形沿的斜率即可得到时钟缓冲器的jitter。