应用于降压型DC-DC转换器中的死区时间控制电路

技术领域

本发明涉及集成电路设计技术领域，特别涉及一种应用于降压型DC-DC转换器(BUCK型)中的死区时间控制电路。

背景技术

DC-DC(直流-直流)转换器是一种把直流输入电压转变成有效输出固定直流电压的电压转换器。在DC-DC设计中最重要的是效率，提高效率的方法就是最大限度的降低损耗，其中，损耗包含传导损耗和开关损耗，现在的开关电源芯片在重载情况下的效率都差不多，如今在轻负载范围内业具有很高的效率已经成为当下开关电源的热点问题，而在轻负载的情况下开关损耗占主要部分。功率管驱动信号的交叠损耗占开关损耗中的重要组成部分。所以需要在驱动信号之间留有一定的死区时间，以便驱动信号是功率管轮流导通或关闭。传统的死区时间控制一般是通过检测功率管的电流大小决定是关断或导通功率管。这种死区时间控制电路需要使用电流检测放大器，对精度有很高的要求。

传统的死区时间控制电路结构图如图1所示，其工作原理是通过功率管MP的源端和漏端电压之差来反映通过功率管的电流，且通过PMOS管M12～M15、NMOS管M16～M19组成的电流放大器放大，放大器的输出信号经驱动缓冲器后驱动功率开关管。电流源Idc给整个源极输入的电流信号放大器提供偏置电流。功率管源端和漏端电压之差反映了通过功率管的电流，其通过电流放大器放大，放大器的输出信号经驱动缓冲器后驱动功率开关管。传统的控制电路的不足之处在于，虽然其可以实时监测通过功率管的电流，但是另外设计电流运算放大器需要更大的面积，这会增加一定的功耗，且对精度和延时有一定的要求。

如图2所示为降压型(BUCK型)DC-DC转换器的简化电路图，非理想情况下，功率管Mn21和Mn22的驱动信号会出现交叠，导致交叠损耗。

发明内容

本发明的目的在于提供一种应用于降压型DC-DC转换器中的死区时间控制电路，避免了由于运算放大器带来的面积增加引起的额外的功耗，且避免了功率管驱动信号的交叠，从而减小了损耗，提高了效率。

为了达到上述目的，本发明实施例提供一种用于BUCK型DC-DC转换器中的死区时间控制电路，包括：

电平转换电路，用于根据两个交错的脉冲输入信号输出跟随浮动电源电压变化的第一电压信号；

与所述电平转换电路连接的反相电路，用于将所述第一电压信号反相生成控制死区时间的第二电压信号；

与所述反相电路连接的驱动缓冲电路，用于根据所述第二电压信号将所述DC-DC转换器的一个驱动信号提前或延时所述死区时间。

其中，所述两个交错的脉冲输入信号包括第一脉冲输入信号和第二脉冲输入信号；所述浮动电源电压包括第一浮动电源电压和第二浮动电源电压，且所述第二浮动电源电压与第一浮动电源电压的差值大于零；其中，

当所述第一脉冲输入信号的脉冲发生时，所述第一电压信号跟随所述第二浮动电源电压变化；当所述第二脉冲输入信号的脉冲发生时，所述第一电压信号跟随所述第一浮动电源电压变化。

其中，所述电平转换电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一二极管以及第二二极管；其中，

所述第一脉冲输入信号与所述第一NMOS管的栅极连接，所述第二脉冲输入信号与所述第二NMOS管的栅极连接；所述第一NMOS管的源极和衬底连接后接地，所述第二NMOS管的源极和衬底连接后接地，所述第一NMOS管的漏极分别与所述第一PMOS管的漏极、所述第二PMOS管的栅极、所述第四PMOS管的漏极、所述第五NMOS管的漏极、所述第三NMOS管的栅极和所述第一二极管的负极连接；所述第一二极管的正极与第一浮动电源电压连接，所述第三NMOS管的源极和衬底连接后与所述第五NMOS管的衬底连接并与所述第一浮动电源电压连接；所述第三NMOS管的漏极与所述第五NMOS管的源极连接， 所述第五NMOS管的栅极与第二浮动电源电压连接；

所述第二NMOS管的漏极分别与所述第二二极管的负极、所述第四NMOS管的栅极、所述第二PMOS管的漏极、所述第六NMOS管的漏极、所述第三PMOS管的漏极以及所述第一PMOS管的栅极连接并输出第一电压信号，所述第二二极管的正极与所述第一浮动电源电压连接，所述第四NMOS管的源极和衬底连接后连接所述第六NMOS管的衬底并与所述第一浮动电源电压连接；所述第四NMOS管的漏极与所述第六NMOS管的源极连接，所述第六NMOS管的栅极与所述第二浮动电源电压连接；

所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第三PMOS管的源极和衬底以及所述第四PMOS管的源极和衬底均与所述第二浮动电源电压连接；所述第三PMOS管的栅极与所述第二浮动电源电压连接，所述第四PMOS管的栅极与所述第二浮动电源电压连接。

其中，所述驱动缓冲电路包括：第五PMOS管、第六PMOS管、第七NMOS管、第八NMOS管、第一电阻以及第二电阻；其中，

第二电压信号分别与所述第五PMOS管的栅极和所述第七NMOS管的栅极连接，所述第五PMOS管的的源极和所述第六PMOS管的源极均与所述第二浮动电源电压连接，所述第五PMOS管的漏极分别与所述第六PMOS管的栅极和所述第一电阻的一端连接，所述第一电阻的另一端与所述第七NMOS管的漏极和所述第八NMOS管的栅极连接，所述第七NMOS管的源极和所述第八NMOS管的源极均与所述第一浮动电源电压连接，所述第八NMOS管的漏极与所述第六PMOS管的漏极连接后与所述第二电阻的一端连接并输出所述DC-DC转换器的一个驱动信号，所述第二电阻的另一端与所述第一浮动电源电压连接；所述驱动信号为提前或延时所述死区时间的驱动信号。

其中，所述反相电路包括：第一反相器、第二反相器、第三反相器、第四反相器以及与非门；其中，

所述第一电压信号与所述第一反相器的输入端连接，所述第一反相器的输出端与所述与非门的一个输入端连接，所述与非门的另一个输入端与所述第二浮动电源电压连接，所述与非门的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第三反相器的输入端连接，所述第三反相器的输 出端与所述第四反相器的输入端连接，所述第四反相器的输出端输出所述第二电压信号。

其中，所述第二浮动电源电压与第一浮动电源电压的差值为5V。

本发明的上述技术方案至少具有如下有益效果：

本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路中，通过将死区时间控制电路内钳于电平转换电路中，通过对电平转换电路中的脉冲输入信号进行交错处理，可以实现对死区时间的有效控制，有效的防止驱动信号的延时而产生的交叠时间所导致的交叠损耗，从而降低开关损耗，提高芯片轻载情况下的效率，同时也可以减小芯片面积，简化整个芯片的设计。

附图说明

图1为传统的死区时间控制电路图；

图2为本发明实施例的死区时间控制电路用的降压型DC-DC转换器的简化电路示意图；

图3为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路结构图；

图4为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路中的电平转换电路的仿真示意图；

图5为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路的电平转换电路的电路结构图；

图6为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路的驱动缓冲电路的电路结构图；

图7为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路的驱动缓冲电路中各个节点的波形示意图；

图8为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路的反相电路的电路结构图；

图9为本发明实施例的应用于降压型DC-DC转换器中的死区时间控制电路的反相电路的仿真示意图；

图10为本发明实施例的降压型(BUCK型)DC-DC转换器的功率管驱动 信号仿真示意图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有技术中的死区时间控制电路需另外设计电流运算放大器，增加了功耗，且对精度和延时的要求更高的问题，提供一种应用于降压型DC-DC转换器中的死区时间控制电路，通过将死区时间控制电路内钳于电平转换电路中，通过对电平转换电路中的脉冲输入信号进行交错处理，可以实现对死区时间的有效控制，有效的防止驱动信号的延时而产生的交叠时间所导致的交叠损耗，从而降低开关损耗，提高芯片轻载情况下的效率，同时也可以减小芯片面积，简化整个芯片的设计。

如图3所示，本发明实施例提供一种应用于降压型DC-DC转换器中的死区时间控制电路，包括：

电平转换电路1，用于根据两个交错的脉冲输入信号(X、Y)输出跟随浮动电源电压变化的第一电压信号(Vout1)；

与所述电平转换电路1连接的反相电路2，用于将所述第一电压信号(Vout1)反相生成控制死区时间的第二电压信号(Vout2)；

与所述反相电路2连接的驱动缓冲电路3，用于根据所述第二电压信号(Vout2)将所述DC-DC转换器的一个驱动信号提前或延时所述死区时间。

本发明的上述实施例中，通过将死区时间控制电路钳于电平转换电路1中，通过对脉冲输入信号(X、Y)进行交错处理，可以实现对死区时间的有效控制。且死区时间由脉冲输入信号(X、Y)的脉冲宽度确定。

具体的，本发明的上述实施例中，所述电平转换电路1中的所述两个交错的脉冲输入信号包括第一脉冲输入信号(X)和第二脉冲输入信号(Y)；所述浮动电源电压包括第一浮动电源电压(SW)和第二浮动电源电压(BS)，且所述第二浮动电源电压(BS)与第一浮动电源电压(SW)的差值大于零，所述第二浮动电源电压(BS)与第一浮动电源电压(SW)的差值为5V，即BS是相对于SW的浮动电源，其总是会比SW节点电压高5V的电源电压；其中，

当所述第一脉冲输入信号(X)的脉冲发生时，所述第一电压信号(Vout1)跟随所述第二浮动电源电压(BS)变化；当所述第二脉冲输入信号(Y)的脉冲发生时，所述第一电压信号(Vout1)跟随所述第一浮动电源电压(SW)变化。其仿真图如图4所示；具体的，如图5所示，本发明的上述实施例中，所述电平转换电路1包括：第一PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第四PMOS管Mp4、第一NMOS管Mn1、第二NMOS管Mn2、第三NMOS管Mn3、第四NMOS管Mn4、第五NMOS管Mn5、第六NMOS管Mn6、第一二极管D1以及第二二极管D2；其中，

所述第一脉冲输入信号X与所述第一NMOS管Mn1的栅极连接，所述第二脉冲输入信号Y与所述第二NMOS管Mn2的栅极连接；所述第一NMOS管Mn1的源极和衬底连接后接地，所述第二NMOS管Mn2的源极和衬底连接后接地，所述第一NMOS管Mn1的漏极分别与所述第一PMOS管Mp1的漏极、所述第二PMOS管Mp2的栅极、所述第四PMOS管Mp4的漏极、所述第五NMOS管Mn5的漏极、所述第三NMOS管Mn3的栅极和所述第一二极管D1的负极连接；所述第一二极管D1的正极与第一浮动电源电压SW连接，所述第三NMOS管Mn3的源极和衬底连接后与所述第五NMOS管Mn5的衬底连接并与所述第一浮动电源电压SW连接；所述第三NMOS管Mn3的漏极与所述第五NMOS管Mn5的源极连接，所述第五NMOS管Mn5的栅极与第二浮动电源电压BS连接；

所述第二NMOS管Mn2的漏极分别与所述第二二极管D2的负极、所述第四NMOS管Mn4的栅极、所述第二PMOS管Mp2的漏极、所述第六NMOS管Mn6的漏极、所述第三PMOS管Mp3的漏极以及所述第一PMOS管Mp1的栅极连接并输出第一电压信号Vout1，所述第二二极管D2的正极与所述第一浮动电源电压SW连接，所述第四NMOS管Mn4的源极和衬底连接后连接所述第六NMOS管Mn6的衬底并与所述第一浮动电源电压SW连接；所述第四NMOS管Mn4的漏极与所述第六NMOS管Mn6的源极连接，所述第六NMOS管Mn6的栅极与所述第二浮动电源电压BS连接；

所述第一PMOS管Mp1的源极和衬底、所述第二PMOS管Mp2的源极和衬底、所述第三PMOS管Mp3的源极和衬底以及所述第四PMOS管Mp4的源 极和衬底均与所述第二浮动电源电压BS连接；所述第三PMOS管Mp3的栅极与所述第二浮动电源电压BS连接，所述第四PMOS管Mp4的栅极与所述第二浮动电源电压BS连接。

本发明的上述实施例中，图5是为了实现本发明实施例的第二电压信号(Vout2)而设计的电平转换电路图，其工作原理是利用输入信号X和Y的交错脉冲宽度来实现对死区时间的控制。当X信号和Y信号都为低电平时，输出Vout1钳位于SW电压，当X信号跳变为高电平时，其将Mn1的漏极拉到低，使PMOS管Mp2导通，从而使输出Vout1跟随浮动电源BS信号变化。PMOS管Mp1和Mp2的栅交叉连接方式构成锁存器，使输出在跟随SW信号变化时，直到下一个脉冲到来时才使输出切换跟随信号。

具体的，如图6所示，本发明的上述实施例中所述驱动缓冲电路3包括：第五PMOS管Mp5、第六PMOS管Mp6、第七NMOS管Mn7、第八NMOS管Mn8、第一电阻R1以及第二电阻R2；其中，

第二电压信号Vout2分别与所述第五PMOS管Mp5的栅极和所述第七NMOS管Mn7的栅极连接，所述第五PMOS管Mp5的的源极和所述第六PMOS管Mp6的源极均与所述第二浮动电源电压BS连接，所述第五PMOS管Mp5的漏极分别与所述第六PMOS管Mp6的栅极和所述第一电阻R1的一端连接，所述第一电阻R1的另一端与所述第七NMOS管Mn7的漏极和所述第八NMOS管Mn8的栅极连接，所述第七NMOS管Mn7的源极和所述第八NMOS管Mn8的源极均与所述第一浮动电源电压SW连接，所述第八NMOS管Mn8的漏极与所述第六PMOS管Mp6的漏极连接后与所述第二电阻R2的一端连接并输出所述DC-DC转换器的一个驱动信号HS_Driver，所述第二电阻R2的另一端与所述第一浮动电源电压SW连接；所述驱动信号HS_Driver为提前或延时所述死区时间的驱动信号。

本发明的上述实施例中，图7是A点(第二电压信号Vout2)波形台阶化后的各节点波形图；可以看出将A点台阶化以后，上升过程中：A点电压首先升高到5V的台阶电平，使下管Mn7导通，C点电压提前跟随SW电压变化，导致Mn8管截止，同时B电压也跟随SW变化(因为只相差一个电阻R1)，所以Mp6管导通，输出HS_driver信号上升到高电平。

同理，下降过程中：A点电压下降到16V的台阶电平(相比浮动电源电压低5V)，使上管Mp5导通，B点电压跟随BS电压变化，导致Mp6管截止，同时C电压也跟随BS变化(因为只相差一个电阻R1)，所以Mn8管导通，输出HS_driver信号下降到低电平。

具体的，本发明的上述实施例中，如图8所示，所述反相电路2包括：第一反相器Inv1、第二反相器Inv2、第三反相器Inv3、第四反相器Inv4以及与非门NAND；其中，

所述第一电压信号Vout1与所述第一反相器Inv1的输入端连接，所述第一反相器Inv1的输出端与所述与非门NAND的一个输入端连接，所述与非门NAND的另一个输入端与所述第二浮动电源电压BS连接，所述与非门NAND的输出端与所述第二反相器Inv2的输入端连接，所述第二反相器Inv2的输出端与所述第三反相器Inv3的输入端连接，所述第三反相器Inv3的输出端与所述第四反相器Inv4的输入端连接，所述第四反相器Inv4的输出端输出所述第二电压信号Vout2。

如图9所示为本发明的实施例的电平转换电路1输出的第一电压信号Vout1的波形图和经过5级反相器后的输出的第二电压信号Vout2的波形图。由图可以看出电平转换电路的输出经过五级反相器后得到了图7中A点的波形。需要说明的是，本发明实施例采用的4个反相器和一个与非门的形式对第一电压信号Vout1进行反相后得到第二电压信号Vout2的形式仅为本发明实施例的较佳实施例，其他的如采用一个反相器或三个反相器的形式均能实现将第一电压信号Vout1反相后得到第二电压信号Vout2的功能，在此不一一描述。

如图10所示为本发明实施例的降压型DC-DC转换器的功率管驱动信号仿真图。可以看出由于死区时间的存在，很好的避免了功率管驱动信号的交叠，从而减小了损耗。

综上，本发明实施例提供的的死区时间控制的方法，避免了由于使用运算放大器带来的面积增加引起的额外的功耗和现有死区时间控制电路中运算放大器的设计带来的对精度和延时的要求，降低功耗的同时减小了成本；通过重新设计的节点波形可以产生一定时间的死区时间，其可以防止由于驱动信号的延时而产生的交叠时间所导致的交叠损耗。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。