包括开关元件和半导体存储器的电子设备

相关申请的交叉引用

本申请要求2015年11月30日提交的申请号为10-2015-0168569且标题为“电子设备及其制造方法”的韩国专利申请的优先权，其通过引用其整体合并于此。

技术领域

本专利文件涉及半导体存储电路或器件以及它们在电子设备或系统中的应用。

背景技术

近来，随着电子装置朝着微型化、低功耗、高性能、多功能等的方向发展，本领域需要能在诸如计算机、便携式通信设备等各种电子装置中储存信息的半导体器件，且已经对这样的半导体器件开展了研发。这种半导体器件包括能利用根据施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、电子熔丝等。

发明内容

本专利申请文件中的公开技术包括存储电路或存储器件以及它们在电子设备或系统中的应用以及包括开关元件和半导体存储器的电子设备的各种实施方式，其能改善存储单元的特性、提高集成度并且降低成本和制造工艺的难度水平。

在一个实施方式中，一种电子设备包括半导体存储器，且半导体存储器可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧且包括与存储单元的第一端耦接的多个第一晶体管；以及第二开关区域，位于区块区域的相对于第一开关区域的另一侧且包括与存储单元的第二端耦接的多个第三晶体管，其中，第二晶体管包括：多个第二有源区，沿着与彼此实质垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；以及多个第二栅结构，沿着第一方向延伸以与第二有源区交叉，其中，每个第二有源区通过一对第二栅结构而被分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括以与第二有源区和第二栅结构相同的方式布置的第一有源区和第一栅结构，以及其中，第三晶体管包括以与第二有源区和第二栅结构相同的方式布置的第三有源区和第三栅结构。

上述设备的实施方式可以包括如下实施方式的一种或更多种。

区块区域还包括：第二源线接触，每个第二源线接触位于第二有源区的中间部分之上且与第二有源区的中间部分耦接；层叠结构，每个层叠结构包括下接触和存储元件，且位于第二有源区的第一侧部分和第二侧部分中的每个之上且耦接到第二有源区的第一侧部分和第二侧部分中的每个；上接触，每个上接触位于一对层叠结构之上且共同耦接到所述一对层叠结构，但不与第二源线接触重叠，所述一对层叠结构在第一方向上彼此相邻；第二源线，每个第二源线位于第二源线接触之上且与第二源线接触耦接，且在第二方向上延伸；以及第二位线，每个第二位线位于上接触之上且与上接触耦接，且在第二方向上延伸。第二位线分别位于第二源线之上且与第二源线重叠。层叠结构还包括另额外上接触，且每个额外上接触位于存储元件之上且耦接到存储元件。存储元件的底表面位于第二源线的顶表面之上。存储元件的顶表面位于第二源线的底表面之下，且第二源线的顶表面位于第二位线的底表面之下。当布置在第二方向上的第一有源区被称为第一有源区行时，多个第一有源区行布置在第一方向上，且第一栅结构中的选中第一栅结构与第一有源区行中的选中第一有源区行交叉，以及当布置在第二方向上的第三有源区被称为第三有源区行时，多个第三有源区行布置在第一方向上，且第三栅结构中的选中第三栅结构与第三有源区行中的选中第三有源区行交叉，第一开关区域还包括：第一源线接触和第一位线接触，每个第一源线接触和每个第一位线接触位于选中第一有源区之上且耦接到选中第一有源区，同时分别位于选中第一栅结构的两侧；第一源线，每个第一源线位于第一源线接触之上且耦接到第一源线接触，且在第二方向上延伸；以及第一位线，每个第一位线位于第一位线接触之上且与第一位线接触耦接，且在第二方向上延伸，以及第二开关区域还包括：第三源线接触和第三位线接触，每个第三源线接触和每个第三位线接触位于选中第三有源区之上且与选中第三有源区耦接，同时分别位于选中第三栅结构的两侧；第三源线，每个第三源线位于第三源线接触之上且与第三源线接触耦接，且在第二方向上延伸，以及第三位线，每个第三位线位于第三位线接触之上且与第三位线接触耦接，且在第二方向上延伸。第一位线和第二位线分别彼此电耦接，而第一源线和第二源线彼此电分离，以及第二源线和第三源线分别彼此电耦接，而第二位线和第三位线彼此电分离。第一至第三源线位于相同的高度，且第一至第三位线位于相同的高度且位于第一至第三源线之上。在第一方向上，第一位线和第二位线形成在彼此相对应的位置，且第二源线和第三源线形成在彼此相对应的位置。在第一方向上，第一位线和第二位线形成在不同的位置，且半导体存储器还包括：具有曲线形状的线，设置在第一开关区域与区块区域之间且将第一位线和第二位线彼此耦接。第一源线接触沿着与第一至第三方向交叉的第四方向布置成行，第一位线接触沿着第四方向布置成行，第三源线接触沿着第四方向布置成行，以及第三位线接触沿着第四方向布置成行。当第一源线接触和第一位线接触分别位于选中第一栅结构的第一侧和第二侧时，第三源线接触和第三位线接触分别位于选中第三栅结构的第二侧和第一侧。第一源线和第一位线交替地且重复地布置在第一方向上，第三源线和第三位线交替且重复地布置在第一方向上，且在第一方向上，第一位线、第二源线、第二位线和第三源线形成在彼此相对应的位置。当第一源线接触和第一位线接触分别位于选中第一栅结构的第一侧和第二侧时，第三源线接触和第三位线接触分别位于选中第三栅结构的第一侧和第二侧。第一源线和第一位线交替且重复布置在第一方向上，第三源线和第三位线交替且重复地布置在第一方向上，且在第一方向上，第一源线、第二源线、第二位线和第三源线形成在彼此相对应的位置。第一开关区域还包括：额外第一位线接触，每个额外第一位线接触位于第一位线接触之上且与第一位线接触耦接，同时朝着第一源线突出以与第一源线重叠，所述第一源线与第一位线接触的一侧相邻且位于第一位线接触的该侧处，且第一位线位于所述额外第一位线接触之上且与所述额外第一位线接触耦接，同时在第二方向上延伸以与第一源线重叠。第三源线和第三位线交替且重复布置在第一方向上，且在第一方向上，第一源线、第一位线、第二源线、第二位线和第三源线形成在彼此相对应的位置。第一开关区域还包括：第一线接触，每个第一线接触位于两个相邻的第一栅结构之间且在第一方向上延伸以将布置在第一方向上的第一有源区彼此耦接，第二开关区域还包括：第二线接触，每个第二线接触位于两个相邻的第三栅结构之间且在第一方向上延伸以将布置在第一方向上的第三有源区彼此耦接，第一源线接触和第一位线接触位于第一线接触之上且与第一线接触耦接，以及第三源线接触和第三位线接触位于第二线接触之上且与第二线接触耦接。产生以正向方向或反向方向经过第一源线-第一源线接触-第一晶体管-第一位线接触-第一位线-第二位线-上接触-存储元件-下接触-第二晶体管-第二源线接触-第二源线-第三源线-第三源线接触-第三晶体管-第三位线接触-第三位线的电流流动。半导体存储器还包括：全局位线，经由全局位线接触耦接到第一源线；以及全局源线，经由全局源线接触耦接到第三位线。全局位线和全局源线位于与第一至第三位线相同的高度。全局位线接触与第一位线接触的上部分由相同的材料形成且处在相同的高度。全局源线接触与上接触由相同的材料形成且处在相同的高度。存储元件包括可变电阻元件，可变电阻元件根据施加的电压或电流而在不同的电阻状态之间切换。

在另一个方面，一种电子设备包括半导体存储器，且半导体存储器可以包括：多个有源区，在第三方向上延伸，第三方向与彼此实质垂直的第一方向和第二方向交叉，且在第二方向和第三方向上布置成行；多个栅结构，在第一方向上延伸以与有源区交叉，其中每个有源区通过一对栅结构而划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上；源线接触，每个源线接触位于有源区的中间部分之上且与有源区的中间部分耦接；层叠结构，每个层叠结构包括下接触和存储元件，且位于有源区的第一侧部分和第二侧部分中的每个之上且耦接到有源区的第一侧部分和第二侧部分中的每个；上接触，每个上接触位于一对层叠结构之上且共同耦接到所述一对层叠结构但不与源线接触重叠，所述一对层叠结构在第一方向上彼此相邻；源线，每个源线位于源线接触之上且与源线接触耦接，且在第二方向上延伸；以及位线，每个位线位于上接触之上且与上接触耦接，且在第二方向上延伸。

上述设备的实施方式可以包括如下实施方式的一种或更多种。

位线分别位于源线之上且与源线重叠。层叠结构还包括额外上接触，且每个额外上接触位于存储元件之上且耦接到存储元件。存储元件的底表面位于源线的顶表面之上。存储元件的顶表面位于源线的底表面之下，且源线的顶表面位于位线的底表面之下。存储元件包括可变电阻元件，可变电阻元件根据施加的电压或电流而在不同的电阻状态之间切换。

在另一个方面，一种电子设备包括开关元件，且开关元件可以包括：多个有源区，在第三方向上延伸，第三方向与彼此实质垂直的第一方向和第二方向交叉，且在第二方向和第三方向上布置成行；多个栅结构，在第一方向上延伸以与有源区交叉，其中每个有源区通过一对栅结构而划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，当布置在第二方向上的有源区被称为有源区行时，多个有源区行布置在第一方向上，且栅结构中的选中栅结构与有源区行中的选中有源区行交叉；源线接触和位线接触，每个源线接触和每个位线接触位于选中有源区之上且耦接到选中有源区，同时分别位于选中栅结构的两侧；源线，每个源线位于源线接触之上且耦接到源线接触，且在第二方向上延伸；和位线，每个位线位于位线接触之上且与位线接触耦接，且在第二方向上延伸。

上述设备的实施方式可以包括如下实施方式的一种或更多种。

位线位于源线之上。源线接触沿着与第一至第三方向交叉的第四方向布置成行，且位线接触沿着第四方向布置成行。源线和位线在第一方向上交替且重复地布置。开关元件还包括：额外位线接触，每个额外位线接触位于位线接触之上且与位线接触耦接，同时朝着源线突出以与源线重叠，所述源线与位线接触的一侧相邻且位于位线接触的该侧处，且位线位于额外位线接触之上且与额外位线接触耦接，同时在第二方向上延伸以与源线重叠。开关元件还包括：线接触，每个线接触位于两个相邻的栅结构之间且在第一方向上延伸以将布置在第一方向上的有源区彼此耦接，源线接触和位线接触位于线接触之上并且与线接触耦接。产生以正向方向或反向方向经过源线-源线接触-形成在有源区中且位于选中栅结构之下的沟道-位线接触-位线的电流流动。

在另一个方面，一种电子设备包括半导体存储器，且半导体存储器可以包括：区块区域，包括多个存储单元；第一开关区域，包括多个第一晶体管，所述多个第一晶体管位于多个第一源线与多个第一位线之间，且经由第一位线耦接到存储单元的第一端；以及第二开关区域，包括多个第三晶体管，所述多个第三晶体管位于多个第三源线与多个第三位线之间，且经由第三源线耦接到存储单元的第二端，其中，第一晶体管中的两个或更多个第一晶体管的栅极共同耦接到沿一方向延伸的第一栅线，所述两个或更多个第一晶体管中的选中第一晶体管的源极耦接到第一源线中的选中第一源线，且所述两个或更多个第一晶体管中的选中第一晶体管的漏极耦接到第一位线中的选中第一位线，且当第三晶体管中的两个或更多个第三晶体管的栅极共同耦接到沿一方向延伸的第三栅线时，所述两个或更多个第三晶体管中的选中第三晶体管的源极耦接到第三源线中的选中第三源线，且所述两个或更多个第三晶体管中的选中第三晶体管的漏极耦接到第三位线中的选中第三位线。

上述设备的实施方式可以包括如下实施方式的一种或更多种。

N个第一晶体管的源极彼此耦接，所述两个或更多个第一晶体管的漏极彼此耦接，所述两个或更多个第三晶体管的源极彼此耦接，以及所述两个或更多个第三晶体管的漏极彼此耦接。第一源线共同耦接到全局位线，且第三位线共同耦接到全局源线。产生电流流动以正向方向或反向方向经过选中第一源线-选中第一晶体管-选中第一位线-存储单元-选中第三源线-选中第三晶体管-选中第三位线。产生以正向方向或反向方向经过选中第一源线-所述两个或更多个第一晶体管-选中第一位线-存储单元-选中第三源线-所述两个或更多个第三晶体管-选中第三位线的电流流动。

电子设备还可以包括微处理器，微处理器包括：控制单元，配置成从微处理器的外部接收包括命令的信号，并且执行对命令的提取、命令的解码或者控制微处理器的信号的输入或输出；操作单元，配置成基于控制单元解码命令的结果来执行操作；以及存储单元，配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址，其中，半导体存储器是微处理器中的存储单元的部件。

电子设备还可以包括处理器，处理器包括：核心单元，配置成基于从处理器的外部输入的命令来利用数据执行与命令相对应的操作；高速缓冲存储单元，配置成储存用于执行操作的数据、与执行操作的结果相对应的数据或者被执行操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储单元之间，且配置成在核心单元与高速缓冲存储单元之间传输数据，其中半导体存储器是处理器中的高速缓冲存储单元的部件。

电子设备还可以包括处理系统，处理系统包括：处理器，配置成将处理器接收的命令解码并且基于将命令解码的结果来控制针对信息的操作；辅助存储器件，配置成储存信息和用于将命令解码的程序；主存储器件，配置成调用和储存来自辅助存储器件的程序和信息，使得处理器能在执行程序时利用程序和信息来执行操作；以及接口设备，配置成执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的部件。

电子设备还可以包括数据储存系统，数据储存系统包括：储存设备，配置成储存数据和不管电源如何也保留储存的数据；控制器，配置成根据从外部输入的命令来控制数据向储存设备的输入和控制数据从储存设备的输出；暂时储存设备，配置成暂时储存在储存设备与外部之间交换的数据；以及接口，配置成在储存设备、控制器和暂时储存设备中的至少一个与外部之间执行通信，其中，半导体存储器是数据储存系统中的储存设备或暂时储存设备的部件。

电子设备还可以包括存储系统，存储系统包括：存储器，配置成储存数据和不管电源如何也保留储存的数据；存储器控制器，配置成根据从外部输入的命令来控制数据输入存储器和从存储器输出数据；缓冲存储器，配置成缓冲在存储器与外部之间交换的数据；以及接口，配置成在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间执行通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的部件。

在附图、说明书和权利要求中将更详细地描述这些和其它方面、实施方式和相关联的优点。

附图说明

图1是说明根据本公开的技术的一个实施方式的半导体存储器的例子的示意图。

图2是说明根据一个实施方式的半导体存储器的例子的框图。

图3A至图8B是说明根据一个实施方式的半导体存储器及其制造方法的图。

图9A和图9B是说明图8A和图8B的半导体存储器中电流流动的图。

图10A是说明图8A和图8B的第一开关区域的等效电路的图，且图10B是说明图8A和图8B的第二开关区域的等效电路的图。

图11A和图11B是更加详细地示出图8A和图8B的第一开关区域与全局位线之间以及第二开关区域与全局源线之间的连接的平面图和截面图。

图12A和图12B是说明根据另一个实施方式的半导体存储器及其制造方法的图。

图13A和图13B是说明根据另一个实施方式的半导体存储器及其制造方法的图。

图14A和图14B是说明根据另一个实施方式的半导体存储器及其制造方法的图。

图15A是说明根据另一个实施方式的半导体存储器的第一开关区域的等效电路的图，且图15B是说明根据另一个实施方式的半导体存储器的第二开关区域的等效电路的图。

图16A和图16B是说明包括图15A和图15B的第一开关区域和第二开关区域的半导体存储器及其制造方法的图。

图17是实施基于公开的技术的存储电路的微处理器的配置图的例子。

图18是实施基于公开的技术的存储电路的处理器的配置图的例子。

图19是实施基于公开的技术的存储电路的系统的配置图的例子。

图20是实施基于公开的技术的存储电路的数据储存系统的配置图的例子。

图21是实施基于公开的技术的存储电路的存储系统的配置图的例子。

具体实施方式

下文参照附图详细描述本公开的技术的各个例子和实施方式。

附图并非按比例绘制且在一些例子中，附图中的至少一些结构的比例已经放大，以便清楚地示出描述的例子或实施方式的某些特征。在附图或描述中示出具有多层结构的两个或更多个层的具体例子中，这些层的相对位置关系或布置所示的层的顺序反应了描述的例子或图示的例子的特定实施方式，而这些层的不同的相对位置关系或布置顺序是可能的。此外，多层结构的描述的例子或图示的例子不会反映特定多层结构中出现的所有层(例如，在两个图示的层之间可以出现一个或更多个额外层)。作为一个具体的例子，当提及描述或图示的多层结构中的第一层在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但是还可以表示在第一层与第二层之间或在第一层与衬底之间可以存在一个或更多个其它中间层的结构。

图1是说明根据本公开的技术的一个实施方式的半导体存储器的例子的示意图，且图1示出存储单元和具有耦接到该存储单元的元件的用于输入和输出数据的存储器件电路的一部分。

参见图1，存储单元MC可以包括可变电阻元件RE和选择元件SE，该可变电阻元件RE展现不同的电阻状态且能够根据施加到可变电阻元件RE两端的电压或电流而在不同的电阻状态之间切换，该选择元件SE耦接到可变电阻元件RE的一端且控制对可变电阻元件RE的访问。

可变电阻元件RE可以包括RRAM、PRAM、MRAM、FRAM等中使用的材料的单层结构或多层结构。例如，可变电阻元件RE可以包括金属氧化物(诸如过渡金属氧化物、基于钙钛矿的材料等)、相变材料(诸如基于硫族化物的材料等)、铁电材料或铁磁材料。再例如，可变电阻元件RE可以包括MTJ(磁隧道结)结构，在该MTJ(磁隧道结)中，隧道势垒层介于两个铁磁层之间，且该隧道势垒层可以被配置成基于自旋转移力矩(STT)作为磁RAM(MRAM)单元来操作。

选择元件SE可以包括通过施加到字线WL的电压而导通或关断的晶体管。

存储单元MC可以基于与不同电阻值相对应的不同电阻状态，使用可变电阻元件RE的电阻改变特性来储存数据。例如，当可变电阻元件RE处于低电阻状态时，存储单元MC可以储存数据“1”。另一方面，当可变电阻元件RE处于高电阻状态时，存储单元MC可以储存数据“0”。

存储单元MC的两端可以分别耦接到位线BL和源线SL。具体地，可变电阻元件RE可以是两端元件，且可变电阻元件RE的一端可以耦接到选择元件SE，而可变电阻元件RE的另一端可以耦接到位线BL。选择元件SE可以是具有栅极、源极和漏极的三端晶体管。选择元件SE的栅极、源极和漏极可以分别耦接到字线WL、源线SL和可变电阻元件RE。

源线SL可以经由全局源线GSL耦接到特定的电压施加器，例如接地，而位线BL可以经由全局位线GBL耦接到用于感测和放大存储单元MC的数据的感测放大器S/A。这里，第一开关元件SW1和第二开关元件SW2可以分别位于位线BL与全局位线GBL之间以及源线SL与全局源线GSL之间，以分别控制位线BL与全局位线GBL之间的连接以及源线SL与全局源线GSL之间的连接。在一些实施方式中，第一开关元件SW1和第二开关元件SW2中的每个可以是具有三个端子(即栅极、源极和漏极)的晶体管。第一开关元件SW1的栅极、源极和漏极可以分别耦接到第一栅线GL1、全局位线GBL以及位线BL。此外，第二开关元件SW2的栅极、源极和漏极可以分别耦接到第二栅线GL2、源线SL和全局源线GSL。

在各个实施方式中，多个存储单元MC可以设置在区块区域MAT。在图1中，示出了该区块区域MAT的一部分包括存储单元MC中的一个。此外，图1示出处于区块区域MAT的两个相对侧的第一开关区域LYSW1和第二开关区域LYSW2。具体地，图1示出：用于控制存储单元MC的多个第一开关元件SW1可以设置在位于区块区域MAT的第一侧的第一开关区域LYSW1中；用于控制存储单元MC的多个第二开关元件SW2可以设置在位于区块区域MAT的第二侧(第一开关区域LYSW1的相对侧)的第二开关区域LYSW2中。设置在区块区域MAT中的存储单元MC可以采用各种类型或配置来布置以构成单元阵列。例如，多个位线BL、多个源线SL以及多个字线WL可以设置在区块区域MAT中以与区块区域MAT交叉，且每个存储单元MC可以耦接到对应的位线BL、对应的源线SL以及对应的字线WL，且由对应的位线BL、对应的源线SL以及对应的字线WL来控制。另外，由于源线SL和位线BL设置在区块区域MAT中，因此多个第一开关元件SW1和多个第二开关元件SW2可以分别设置在第一开关区域LYSW1和第二开关区域LYSW2中。例如，用于控制位线BL与全局位线GBL之间的连接的第一开关元件SW1可以设置在第一开关区域LYSW1。第一开关元件SW1可以采用各种类型或配置来布置以构成阵列。此外，用于控制源线SL与全局源线GSL之间的连接的第二开关元件SW2可以设置在第二开关区域LYSW2中。第二开关元件SW2可以采用各种类型或配置来布置以构成阵列。

在半导体存储器中，可以设置多个区块区域MAT、多个第一开关区域LYSW1以及多个第二开关区域LYSW2。可以参照图2示例性地描述区块区域MAT、第一开关区域LYSW1以及第二开关区域LYSW2的布置。

图2是说明根据本公开的技术的一个实施方式的半导体存储器的例子的框图，该半导体存储器包括多个区块区域MAT，每个区块区域MAT包括存储单元MC。

参见图2，半导体存储器可以包括多个区块区域MAT。每个区块区域MAT包括不同的存储单元MC，所述不同的存储单元MC耦接到其对应的字线、源线和位线，如图1中所示。区块区域MAT可以沿着第一方向和第二方向以矩阵形式来布置。在本实施方式中，示出了4*2的8个区块区域MAT，但是其它实施方式也是可能的。可以采用各种方式来选择和改变区块区域MAT的数量和布置。

用于控制多个字线WL的字线驱动器SWD可以沿着一个方向(例如沿着第一方向)设置在每个区块区域MAT的一侧。例如，如图2中所示，字线驱动器SWD可以沿着第一方向设置在彼此相邻的两个区块区域MAT之间。在这种情况下，尽管未示出，但是在每个区块区域MAT中针对不同存储单元MC设置的多个字线WL可以沿第一方向延伸，且与相应的字线驱动器SWD耦接。

另外，前述的第一开关区域LYSW1和第二开关区域LYSW2可以沿另一方向(例如可垂直于第一方向的第二方向)设置在每个区块区域MAT的两侧。例如，包括用于将区块区域MAT内部的不同存储单元MC的位线BL耦接到全局位线GBL的第一开关元件SW1的第一开关区域LYSW1可以沿第二方向位于每个区块区域MAT的一侧，且包括用于将区块区域MAT内部的不同存储单元MC的源线SL耦接到全局源线GSL的第二开关元件SW2的第二开关区域LYSW2可以沿第二方向位于每个区块区域MAT的另一侧。尽管未示出，但是每个区块区域MAT的位线BL可以沿第二方向延伸且与第一开关区域LYSW1耦接，且每个区块区域MAT的源线SL可以沿第二方向延伸且与第二开关区域LYSW2耦接。

在区块区域MAT、第一开关区域LYSW1、第二开关区域LYSW2和字线驱动器SWD的上述布置中，空白空间可以沿第一方向设置在两个相邻的第一开关区域LYSW1之间以及两个相邻的第二开关区域LYSW2之间。参见图2，此空白空间的位置沿着第二方向排成排且沿第二方向与字线驱动器SWD交错。在一些实施方式中，可以在此空间中形成各种外围电路。例如，用于控制第一开关区域LYSW1和第二开关区域LYSW2的第一开关元件SW1和第二开关元件SW2的第一栅线GL1和第二栅线GL2的栅驱动器GD可以位于该空白空间位置，如图2中的用“GD”标记的位置所示。尽管未示出，但是第一栅线GL1和第二栅线GL2可以沿第一方向延伸且与栅驱动器GD耦接。

在实施上述设计时，全局位线GBL可以与感测放大器S/A耦接而与沿着第二方向布置的区块区域MAT、第一开关区域LYSW1和第二开关区域LYSW2交叉。另外，尽管未示出，但是全局源线GSL可以与特定的电压施加器(例如接地)耦接而与沿着第二方向布置的区块区域MAT、第一开关区域LYSW1和第二开关区域LYSW2交叉。

在公开的半导体存储器的上述示例性实施方式中，希望通过使用本公开的技术减小由区块区域MAT、第一开关区域LYSW1和第二开关区域LYSW2所占的面积，以便提高器件中的电路元件密度，并且降低商业产品的成本和制造工艺的难度水平。另外，由于可变电阻元件用作存储单元，因此需要减少除了可变电阻元件之外的其它电路元件的电阻对存储操作的不希望的影响，以便减少另外的电阻对可变电阻元件的影响。当其它电路元件的电阻增加时，难以感测存储单元的高电阻状态下的电阻值与该存储单元的低电阻状态下的电阻值之间的差异。本公开的技术提供能用于满足这些要求的区块区域MAT、第一开关区域LYSW1和第二开关区域LYSW2的具体结构和制造工艺。

图3A至图8B是说明根据一个实施方式的半导体存储器及其制造方法的图。图3A至图8A示出平面图，图3B至图8B示出沿着图3A至图8A的线A1-A1’、线A2-A2’、线B-B'和线A3-A3’截取的截面图，图3C示出沿着图3A的线C-C’截取的截面图。另外，图3A至图8B示出图2的区域A的区块区域MAT的一部分、第一开关区域LYSW1的一部分和第二开关区域LYSW2的一部分。

首先，下面描述制造方法。

参见图3A和图3B，提供衬底100来支撑一个或更多个特定的下结构，例如，阱区域(未示出)。衬底100可以包括用于半导体器件的合适的半导体材料。

如图3A和图3B中所示，可以通过在第一开关区域LYSW1的衬底100中形成第一隔离层105A来限定出多个第一有源区100A，可以通过在区块区域MAT的衬底100中形成第二隔离层105B来限定出多个第二有源区100B，以及可以通过在第二开关区域LYSW2的衬底100中形成第三隔离层105C来限定出多个第三有源区100C。

在实施方式中，第一至第三有源区100A、100B和100C的形状和布置可以实质相同。具体地，如图3A中所示，第一至第三有源区100A、100B和100C中的每个可以具有沿着第三方向上的主轴延伸的条形。第三方向可以与图2中所示的第一方向和第二方向中的每个不同。即，第三方向可以是与第一方向和第二方向中的每个形成特定角度的倾斜方向。在第二方向和第三方向中的每个方向上，多个第一有源区100A可以布置成行。但是，在第一方向上，第一有源区100A可以采用交错形式来重复地布置。更具体地，当每个第一有源区100A由稍后将描述的第一栅结构110A划分成三个部分，且这三个部分别被称为第一侧部分、中间部分和第二侧部分时，可以布置第一有源区100A，使得在第二方向上，多个第一侧部分布置成行，多个中间部分布置成行，且多个第二侧部分布置成行。此外，可以布置第一有源区100A，使得它们的主轴在第三方向上布置成行。此外，可以布置第一有源区100A，使得第一侧部分、第二侧部分和中间部分在第一方向上交替地且重复地布置。第二有源区100B和第三有源区100C的布置可以与第一有源区100A的前述布置实质相同，因此将跳过详细的描述。

可以通过选择性地刻蚀衬底100的每个区块区域MAT、每个第一开关区域LYSW1和每个第二开关区域LYSW2的隔离层以形成隔离沟槽，并且用绝缘材料(诸如氧化物)填充该隔离沟槽，来形成第一至第三隔离层105A、105B和105C。

在形成隔离层之后，可以在第一开关区域LYSW1之内的衬底100中形成第一栅结构110A，可以在区块区域MAT之内的衬底100中形成第二栅结构110B，且可以在第二开关区域LYSW2之内的衬底100中形成第三栅结构110C。

第一至第三栅结构110A、110B和110C的形状和布置在实施方式上可以实质相同。具体地，第一栅结构110A可以与第一有源区100A交叉且可以具有在第一方向上延伸的线形。一对第一栅结构110A可以被布置为与一个第一有源区100A交叉。根据第一有源区100A的前述布置，一个第一栅结构110A可以与第一有源区100A中的布置在第一方向上的两个相邻第一有源区100A重叠，而与这两个相邻的第一有源区100A不相邻的一个第一有源区100A不重叠。第二栅结构110B和第三栅结构110C的布置可以与第一栅结构110A的前述布置实质相同，因此将跳过详细描述。

可以通过下列工艺来形成第一至第三栅结构110A、110B和110C。首先，通过选择性地刻蚀衬底100的区块区域MAT、第一开关区域LYSW1和第二开关区域LYSW2中的每个的栅形成区域来形成栅沟槽，然后可以沿着栅沟槽的内壁形成第一至第三栅绝缘层112A、112B和112C。可以通过绝缘材料的热氧化工艺或沉积工艺来形成第一至第三栅绝缘层112A、112B和112C。然后，可以形成第一至第三栅电极114A、114B和114C以填充形成有第一至第三栅绝缘层112A、112B和112C的栅沟槽的下部。可以通过形成覆盖形成有第一至第三栅绝缘层112A、112B和112C的所得结构的导电材料并且通过回刻蚀导电材料的部分直至导电材料满足所需高度为止，来形成第一至第三栅电极114A、114B和114C。接着，可以形成第一至第三栅保护层116A、116B和116C以填充形成有第一至第三栅绝缘层112A、112B和112C和第一至第三栅电极114A、114B和114C的栅沟槽的剩余空间。可以通过形成覆盖形成有第一至第三栅绝缘层112A、112B和112C和第一至第三栅电极114A、114B和114C的所得结构的绝缘材料并且执行平坦化工艺(例如CMP(化学机械抛光)工艺)直至衬底100的顶表面暴露出来，来形成第一至第三栅保护层116A、116B和116C。

在本实施方式中，第一至第三栅结构110A、110B和110C掩埋在衬底100中，但是其它实施方式也是可能的。例如，第一至第三栅结构110A、110B和110C可以位于衬底100的顶表面之上。替换地，例如，第一至第三栅结构110A、110B和110C的一部分可以掩埋在衬底100中，而第一至第三栅结构110A、110B和110C的其余部分可以突出在衬底100的顶表面之上。

可以在被第一至第三栅结构110A、110B和110C暴露出的第一至第三有源区100A、100B和100C中形成结区。即，可以在第一至第三有源区100A、100B和100C的第一侧部分、中间部分和第二侧部分中形成结区。

在具体的例子中，第二有源区100B的第一侧部分和第二侧部分中的结区可以用作漏极区，且第二有源区100B的中间部分的结区可以用作公共源极区。另一方面，当第一有源区100A和第三有源区100C中的每个的第一侧部分和第二侧部分中的一个中的结区用作源极区时，第一有源区100A和第三有源区100C中的每个的中间部分中的结区可以用作漏极区。此外，当第一有源区100A和第三有源区100C中的每个的第一侧部分和第二侧部分中的一个中的结区用作漏极区时，第一有源区100A和第三有源区100C中的每个的中间部分中的结区可以用作源极区。在实施方式的本实例中，第一有源区100A的中间部分和第二侧部分分别用作漏极区和源极区，且第三有源区100C的中间部分和第二侧部分分别用作源极区和漏极区。这将参照图4A更详细地描述。

可以通过利用离子注入工艺或执行硅化工艺将杂质掺杂到被第一至第三栅结构110A、110B和110C暴露出的第一至第三有源区100A、100B和100C中，来形成结区。

结果，可以在第一开关区域LYSW1中形成多个第一晶体管TR1，可以在区块区域MAT中形成多个第二晶体管TR2，且可以在第二开关区域LYSW2中形成多个第三晶体管TR3。见图3A中的三幅图，示出了形成的晶体管TR1、TR2和TR3。每个第一晶体管TR1可以包括第一栅结构110A以及位于第一栅结构110A两侧的源极区和漏极区，每个第二晶体管TR2可以包括第二栅结构110B以及位于第二栅结构110B两侧的源极区和漏极区，且每个第三晶体管TR3可以包括第三栅结构110C以及位于第三栅结构110C两侧的源极区和漏极区。第一晶体管TR1、第二晶体管TR2和第三晶体管TR3可以分别对应于图1的第一开关元件SW1、选择元件SE和第二开关元件SW2。

在图3A和图3B的工艺中，当刻蚀第一至第三有源区100A、100B和100C以及第一至第三隔离层105A、105B和105C来形成栅沟槽时，可以将第一至第三隔离层105A、105B和105C刻蚀得比第一至第三有源区100A、100B和100C深，使得在栅沟槽之内第一至第三有源区100A、100B和100C比第一至第三隔离层105A、105B和105C突出得高。在这种情况下，可以改善第一至第三晶体管TR1、TR2和TR3的电流驱动能力和可以降低第一至第三晶体管TR1、TR2和TR3的电阻，因为第一至第三栅结构110A、110B和110C可以沿第一方向包围第一至第三有源区100A、100B和100C的突出部分的顶表面和侧表面。这在图3C中示意性地示出。

参见图3C，当刻蚀来形成栅沟槽时，可以从衬底100的表面开始将第二隔离层105B刻蚀至第一深度D1，且然后可以从衬底100的表面开始将第二有源区100B刻蚀到更小的第二深度D2。因此，第二栅结构110B之下，第二有源区100B可以比第二隔离层105B突出得高。可以将第二栅结构110B形成为包围第二有源区100B的突出部分。

参见图4A和图4B，可以形成覆盖图3A和图3B的所得结构的第一层间绝缘层120。第一层间绝缘层120可以由各种绝缘材料例如氮化物、氧化物或它们的组合形成。

然后，可以在第一开关区域LYSW1中形成第一源线接触122A和第一下位线接触124A以穿通第一层间绝缘层120并且耦接至第一有源区100A的部分；可以在区块区域MAT中形成第二源线接触122B以穿通第一层间绝缘层120且耦接到第二有源区100B的部分；以及可以在第二开关区域LYSW2中形成第三源线接触122C和第三下位线接触124C以穿通第一层间绝缘层120且耦接到第三有源区100C的部分。供作参考，源线接触可以是耦接到源线的接触，而位线接触可以是耦接到位线的接触。

区块区域MAT的多个第二源线接触122B可以布置成分别耦接到公共源极区，即第二有源区100B的中间部分。

第一开关区域LYSW1的多个第一源线接触122A和多个第一下位线接触124A可以布置如下。如上所述，所述多个第一有源区100A在第二方向上布置成行。布置在第二方向上的第一有源区100A可以称为第一有源区行。在本实施方式中，示出了布置在第一方向上的三个第一有源区行。可以在第二方向上布置多个第一栅结构110A。在本实施方式中，示出了三个第一栅结构110A。可以布置第一源线接触122A和第一下位线接触124A，使得每个第一源线接触122A和每个第一下位线接触124A分别位于多个第一栅结构110A(与多个第一有源区行中的每个交叉)中的选中的一个的两侧。这里，不同的第一有源区行之上的第一源线接触122A和第一下位线接触124A可以位于不同的第一栅结构110A的两侧。即，与不同的第一有源区行交叉的选中的第一栅结构110A不能彼此相同。因此，第一源线接触122A中只有一个可以存在于沿第二方向延伸的直线上，且类似地，第一下位线接触124A中只有一个可以存在于沿第二方向延伸的直线上。

另外，在本实施方式中，可以根据布置在第一方向上的第一有源区行的次序来从第二方向的一侧顺序地选择第一栅结构110A。例如，第一源线接触122A和第一下位线接触124A可以分别位于第一栅结构110A之中的顶部的第一个第一栅结构之上的第一栅结构(未示出)的两侧、第一有源区行之中左侧第一个第一有源区行上。此外，第一源线接触122A和第一下位线接触124A可以分别位于第一栅结构110A中的顶部第一个第一栅结构的两侧、第一有源区行之中的左侧第二个第一有源区行上。此外，第一源线接触122A和第一下位线接触124A可以分别位于第一栅结构110A中的顶部第二个第一栅结构的两侧、第一有源区行之中的左侧第三个第一有源区行上。因此，第一源线接触122A可以在不同于第一至第三方向的第四方向上布置成行，且第一下位线接触124A可以在第四方向上布置成行。在这种情况下，由于在第一开关区域LYSW1中形成第一源线接触122A和第一下位线接触124A，所述第一源线接触122A和所述第一下位线接触124A具有与区块区域MAT的第二源线接触122B的节距相同或相似的节距，因此可以更容易一起执行区块区域MAT的形成工艺和第一开关区域LYSW1的形成工艺。

另外，在本实施方式中，第一源线接触122A可以位于第一有源区100A的第二侧部分，且第一下位线接触124A可以位于第一有源区100A的中间部分。在这种情况下，第一开关区域LYSW1的位线以及区块区域MAT的位线可以位于第二方向上的直线上，由此更加容易地彼此耦接。然而，在其它实施方式中，第一源线接触122A和第一下位线接触124A的位置可以彼此调换。

第二开关区域LYSW2的第三源线接触122C和第三下位线接触124C的布置可以与第一开关区域LYSW1的第一源线接触122A和第一下位线接触124A的布置相似。即，可以布置第三源线接触122C和第三下位线接触124C，使得每个第三源线接触122C和每个第三下位线接触124C分别位于多个第三栅结构110C(与多个第三有源区行中的每个交叉)中的选中的第三栅结构的两侧。这里，不同的第三有源区行之上的第三源线接触122C和第三下位线接触124C可以位于不同的第三栅结构110C的两侧。然而，与第一开关区域LYSW1不同，第三源线接触122C可以位于第三有源区100C的中间部分，且第三下位线接触124C可以位于第三有源区100C的第二侧部分。在这种情况下，第二开关区域LYSW2的位线和区块区域MAT的位线可以位于第二方向上的直线上，由此更加容易地彼此耦接。然而，在其它实施方式中，第三源线接触122C和第三下位线接触124C的位置可以彼此调换。

第一源线接触122A、第一下位线接触124A、第二源线接触122B、第三源线接触122C和第三下位线接触124C可以通过如下形成：通过在第一层间绝缘层120之上形成掩模图案(未示出)以暴露出要形成有这些接触的区域，利用掩模图案作为刻蚀阻挡来刻蚀第一层间绝缘层120直至第一至第三有源区100A、100B和100C暴露出来，以及用导电材料填充由刻蚀工艺形成的空间。

参见图5A和图5B，可以在图4A和图4B的所得结构之上形成耦接到第一开关区域LYSW1的第一源线接触122A的第一源线130A，耦接到区块区域MAT的第二源线接触122B的第二源线130B，以及耦接到第二开关区域LYSW2的第三源线接触122C的第三源线130C。

多个第一源线130A中的每个可以与第一源线接触122A中的相应一个重叠且在第二方向上延伸。多个第三源线130C中的每个可以与第三源线接触122C中的相应一个重叠且在第二方向上延伸。多个第二源线130B中的每个可以在第二方向上延伸且与沿第二方向布置成行的第二源线接触122B重叠。

可以通过在图4A和图4B的所得结构之上沉积导电材料并且选择性地刻蚀导电材料，来形成第一至第三源线130A、130B和130C。替换地，可以通过在图4A和图4B的所得结构之上沉积绝缘材料，选择性地刻蚀绝缘材料以提供要形成有第一至第三源线130A、130B和130C的空间，并且用导电材料填充空间，来形成第一至第三源线130A、130B和130C。这里，第一源线130A和第二源线130B可以彼此电隔离，且第二源线130B和第三源线130C可以彼此电连接。因此，用于形成第二源线130B和第三源线130C的导电材料或绝缘材料可以一次图案化。即，第二源线130B和第三源线130C可以在区块区域MAT与第二开关区域LYSW2之间延伸以彼此直接接触。在第一方向上，第二源线130B和第三源线130C可以形成为在实质相同位置具有实质相同的宽度。另一方面，第一源线130A和第二源线130B可以在第一开关区域LYSW1与区块区域MAT之间切断。在第一方向上，第一源线130A和第二源线130B可以形成在不同的位置且不需要具有相同的宽度。

参见图6A和图6B，可以在图5A和图5B的所得结构之上形成第二层间绝缘层140。

可以将下接触150B形成为穿通区块区域MAT的第二层间绝缘层140和第一层间绝缘层120并且耦接到第二有源区100B的部分。供作参考，下接触150B可以在可变电阻元件之下与可变电阻元件耦接，且稍后将描述的上接触可以在可变电阻元件之上与可变电阻元件耦接。

可以布置多个下接触150B以分别与第二有源区100B的第一侧部分和第二侧部分(即，第二有源区100B的漏极区)耦接。

可以通过在第二层间绝缘层140之上形成用于暴露出要形成下接触150B的区域的掩模图案(未示出)，利用掩模图案作为刻蚀阻挡来刻蚀第二层间绝缘层140和第一层间绝缘层120直到第二有源区100B暴露出来，以及用导电材料填充刻蚀工艺所形成的空间，来形成下接触150B。

在此制造阶段，可以将可变电阻元件160B形成为与下接触150B耦接且位于第二层间绝缘层140之上。

可变电阻元件160B可以耦接到下接触150B和稍后将描述的上接触，且具有根据从下接触150B和上接触施加的电压或电流而在不同电阻状态之间切换的特性。可变电阻元件160B可以包括单层结构或多层结构，所述单层结构或多层结构包括用在RRAM、PRAM、MRAM、FRAM等中的材料。例如，可变电阻元件160B可以包括金属氧化物(诸如过渡金属氧化物、基于钙钛矿的材料等)、相变材料(诸如基于硫族化物的材料等)、铁电材料或铁磁材料。可变电阻元件160B可以根据它的电阻状态储存不同的数据。例如，当可变电阻元件160B处于低电阻状态时，可以储存数据“1”。此外，当可变电阻元件160B处于高电阻状态时，可以储存数据“0”。

在本实施方式中，可变电阻元件160B可以包括MTJ(磁隧道结)结构，该MTJ结构包括第一铁磁层162B、形成在第一铁磁层162B之上的第二铁磁层166B以及介于第一铁磁层162B与第二铁磁层166B之间的隧道势垒层164B。第一铁磁层162B和第二铁磁层166B中的一个可以用作具有钉扎的磁化方向的钉扎层，而第一铁磁层162B和第二铁磁层166B中的另一个可以用作具有可变磁化方向的自由层。第一铁磁层162B和第二铁磁层166B可以具有单层结构或多层结构，该单层结构或多层结构包括铁磁材料,例如，Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、Co-Fe-B合金等。隧道势垒层164B可以允许在数据写入可变电阻元件160B时的电子隧穿，使得自由层的磁化方向改变。隧道势垒层164B可以具有单层结构或多层结构，所述单层结构或多层结构包括绝缘氧化物，例如，MgO、CaO、SrO、TiO、VO、NbO等。当通过流经可变电阻元件160B的开关电流而使自由层的磁化方向平行于钉扎层的磁化方向时，可变电阻元件160B可以具有低电阻状态。另一方面，当通过开关电流而使自由层的磁化方向与钉扎层的磁化方向反向平行时，可变电阻元件160B可以具有高电阻状态。除了MTJ结构之外，可变电阻元件160B还可以包括一个或更多个额外层(未示出)，以便改善MTJ结构的特性。

可以通过顺序地沉积用于形成可变电阻元件160B的材料层(例如铁磁材料层-绝缘材料层-铁磁材料层)以及选择性地刻蚀该材料层来形成可变电阻元件160B。

参见图7A和图7B，可以在图6A和图6B的所得结构之上形成第三层间绝缘层170。

然后，可以在区块区域MAT的第三层间绝缘层170中形成上接触180B以耦接到可变电阻元件160的顶端。

每个上接触180B可以共同耦接到在第一方向上彼此相邻的一对可变电阻元件，且具有沿第一方向的主轴的条形。可以布置上接触180B，使得每个上接触180B与一对可变电阻元件160B和它们之间的区域重叠但是不与公共源极区重叠。因此，可以在第二方向上将上接触180B以Z型布置。

可以通过在第三层间绝缘层170之上形成用于暴露出要形成上接触180B的区域的掩模图案(未示出)，利用掩模图案作为刻蚀阻挡刻蚀第三层间绝缘层170直到可变电阻元件160B的顶表面暴露出来，以及用导电材料填充通过刻蚀工艺形成的空间，来形成上接触180B。

在形成上接触180B之前，可以在可变电阻元件160B之上形成分别耦接到可变电阻元件160B的额外的上接触(未示出)，以便保证工艺裕度。在这种情况下，上接触180B不与可变电阻元件160B的顶端直接接触。即，上接触180B可以经由额外的上接触与可变电阻元件160B间接耦接。

接着，可以形成第一上位线接触184A以穿通第一开关区域LYSW1的第三层间绝缘层170和第二层间绝缘层140并且分别与第一下位线接触124A耦接，且可以形成第三上位线接触184C以穿通第二开关区域LYSW2的第三层间绝缘层170和第二层间绝缘层140且分别耦接到第三下位线接触124C。

第一上位线接触184A和第三上位线接触184C可以这样形成：通过在第三层间绝缘层170之上形成掩模图案(未示出)以暴露出要形成这些接触的区域，利用掩模图案作为刻蚀阻挡刻蚀第三层间绝缘层170和第二层间绝缘层140直到第一下位线接触124A和第三下位线接触124C的顶表面暴露出来，以及用导电材料填充刻蚀工艺形成的空间。

在本实施方式中，示出了这样的情况：在第一上位线接触184A和第三上位线接触184C的形成工艺之前执行上接触180B的形成工艺。然而，可以在上接触180B的形成工艺之前执行第一上位线接触184A和第三上位线接触184C的形成工艺。替换地，第一上位线接触184A和第三上位线接触184C的形成工艺与上接触180B的形成工艺可以同时执行，即，使用单个的掩模和刻蚀工艺。

参见图8A和图8B，可以在图7A和图7B的所得结构之上形成与第一开关区域LYSW1的第一上位线接触184A耦接的第一位线190A、与区块区域MAT的上接触180B耦接的第二位线190B、以及与第二开关区域LYSW2的第三上位线接触184C耦接的第三位线190C。

多个第一位线190A中的每个可以与第一上位线接触184A中的相应一个重叠且在第二方向上延伸。多个第三位线190C中的每个可以与第三上位线接触184C中的相应一个重叠且在第二方向上延伸。多个第二位线190B中的每个可以在第二方向上延伸并且与沿着第二方向布置成行的上接触180B重叠。另外，第二位线190B可以定位成与第一方向上的上接触180B的中心重叠以便保证工艺裕度，例如，保证第二位线190B之间的距离。在这种情况下，第二位线190B可以分别与第二源线130B重叠。第二位线190B的宽度可以与第二源线130B的宽度相同或相似。

可以通过在图7A和图7B的所得结构之上沉积导电材料并选择性地刻蚀导电材料，来形成第一至第三位线190A、190B和190C。替换地，可以通过在图7A和图7B的所得结构之上沉积绝缘材料，选择性地刻蚀绝缘材料以提供要形成第一至第三位线190A、190B和190C的空间，以及用导电材料填充空间，来形成第一至第三位线190A、190B和190C。这里，第一位线190A和第二位线190B可以彼此电连接，且第二位线190B和第三位线190C可以彼此电分离。对此，用于形成第一位线190A和第二位线190B的导电材料或绝缘材料可以一次地图案化。即，第一位线190A和第二位线190B可以在第一开关区域LYSW1与区块区域MAT之间延伸以彼此直接接触。在第一方向上，第一位线190A和第二位线190B可以形成为在实质相同的位置具有实质相同的宽度。另一方面，第二位线190B和第三位线190C可以在区块区域MAT与第二开关区域LYSW2之间切断。在第一方向上，第二位线190B和第三位线190C可以形成在不同的位置且不需要具有相同的宽度。

通过前述的工艺，可以形成图8A和图8B的半导体存储器。

再参见图8A和图8B，可以在第一开关区域LYSW1、区块区域MAT和第二开关区域LYSW2中形成具有实质相同形状和布置的第一至第三有源区100A、100B和100C以及第一至第三栅结构110A、110B和110C。

区块区域MAT的形成在一对第二栅结构110B之间的第二有源区100B的公共源极区可以经由位于公共源极区之上的第二源线接触122B而与在第二方向上延伸的第二源线130B耦接。另一方面，区块区域MAT的形成在一对第二栅结构110B的两侧的第二有源区100B的漏极区可以经由位于每个漏极区之上的下接触150B和可变电阻元件160B的层叠结构以及上接触180B(其位于该层叠结构之上且与在第一方向上彼此相邻的一对可变电阻元件160B和它们之间的区域重叠但是不与公共源极区重叠)，来与在第二方向上延伸的第二位线190B耦接。

在第一开关区域LYSW1中，位于与每个第一有源区行交叉的选中的第一栅结构110A的一侧的源极区可以经由第一源线接触122A与在第二方向上延伸的第一源线130A耦接。另一方面，位于与每个第一有源区行交叉的选中的第一栅结构110A的另一侧的漏极区可以经由第一下位线接触124A和第一上位线接触184A的层叠结构与在第二方向上延伸的第一位线190A耦接。

在第二开关区域LYSW2中，位于与每个第三有源区行交叉的选中的第三栅结构110C的一侧的源极区可以经由第三源线接触122C与在第二方向上延伸的第三源线130C耦接。另一方面，位于与每个第三有源区行交叉的选中的第三栅结构110C的另一侧的漏极区可以经由第三下位线接触124C和第三上位线接触184C的层叠结构与在第二方向上延伸的第三位线190C耦接。

第一开关区域LYSW1的第一位线190A和区块区域MAT的第二位线190B可以彼此电连接，且第一开关区域LYSW1的第一源线130A和区块区域MAT的第二源线130B可以彼此电阻断。第二开关区域LYSW2的第三位线190C和区块区域MAT的第二位线190B可以彼此电阻断，且第二开关区域LYSW2的第三源线130C和区块区域MAT的第二源线130B可以彼此电连接。

在上述半导体存储器中，在用于写入数据到可变电阻元件160B中或读取储存在可变电阻元件160B中的数据的操作期间，可以形成经过第一开关区域LYSW1、区块区域MAT和第二开关区域LYSW2的电流流动(数据流)。这将参照图9A和图9B来描述。

图9A和图9B是说明图8A和图8B的半导体存储器中的电流流动的图。例如，示出了这样的情况：第一开关区域LYSW1的第一源线130A与全局位线GBL耦接，且第二开关区域LYSW2的第三位线190C与全局源线GSL耦接。

参见图9A和图9B，用箭头指示了在写入数据到特定的可变电阻元件160B中或读取储存在特定的可变电阻元件160B中的数据的操作期间的电流流动的例子。为了便于解释，假设特定的可变电阻元件160B对应于可变电阻元件160B从顶部起第三个和从左边起第二个。

具体地，从全局位线GBL输入的电流可以经过第一源线130A且移动到第一源线接触122A。当晶体管的导通电压施加到第一栅结构110A中的特定的第一栅结构110A的第一栅电极114A时(其中，特定的第一栅结构110A对应于第一栅结构110A中的从顶部起的第一个)，电流可以从第一源线接触122A经由特定的第一栅结构110A之下的沟道流到位于特定的第一栅结构110A的一侧处的第一下位线接触124A。输入到第一下位线接触124A的电流可以经由第一上位线接触184A和与第一下位线接触124A耦接的第一位线190A而从第一开关区域LYSW1输出。

如上所述，由于第一开关区域LYSW1的第一位线190A和区块区域MAT的第二位线190B彼此电连接，因此电流可以输入到区块区域MAT的第二位线190B。输入到第二位线190B的电流可以经由上接触180B和特定的可变电阻元件160B移动到下接触150B。当晶体管的导通电压施加到第二栅结构110B中的特定的第二栅结构110B的第二栅电极114B时(其中，特定的第二栅结构110B对应于第二栅结构110B中的从顶部起的第二个)，电流可以从下接触150B经由特定的第二栅结构110B之下的沟道流到位于特定的第二栅结构110B的一侧处的第二源线接触122B。输入第二源线接触122B的电流可以经由与第二源线接触122B耦接的第二源线130B而从矩阵区域MAT输出。

如上所述，由于第二开关区域LYSW2的第三源线130C和区块区域MAT的第二源线130B彼此电连接，因此电流可以输入第二开关区域LYSW2的第三源线130C。输入至第三源线130C的电流可以移动到第三源线接触122C。当施加晶体管的导通电压被施加至第三栅结构110C中的特定的第三栅结构110C的第三栅电极114C时(其中，特定的第三栅结构110C对应于第三栅结构110C中的从顶部起的第一个)，电流可以从第三源线接触122C经由特定的第三栅结构110C之下的沟道流到位于特定的第三栅结构110C的一侧处的第三下位线接触124C。输入至第三下位线接触124C的电流可以经由与第三下位线接触124C耦接的第三上位线接触184C和第三位线190C而输出到全局源线GSL。

在本实施方式中，示出了电流在从全局位线GBL到全局源线GSL的方向上流动的情况。然而，电流可以在相反的方向上流动。即，图9A和图9B中所示的箭头的方向可以反转。此外，在本实施方式中，第一开关区域LYSW1与全局位线GBL连接，且第二开关区域LYSW2与全局源线GSL连接。然而，在其它实施方式中，第一开关区域LYSW1可以与全局源线GSL连接，且第二开关区域LYSW2可以与全局位线GBL连接。此外，第一开关区域LYSW1和第二开关区域LYSW2的位置可以彼此调换。因此，可以产生或提供以正向方向或反向方向顺序地经过第一源线130A-第一源线接触122A-第一晶体管TR1(其栅极耦接到第一栅结构110A)-第一位线接触124A和184A-第一位线190A-第二位线190B-上接触180B-可变电阻元件160B-下接触150B-第二晶体管TR2(其栅极耦接到第二栅结构110B)-第二源线接触122B-第二源线130B-第三源线130C-第三源线接触122C-第三晶体管TR3(其栅极耦接到第三栅结构110C)-第三位线接触124C和184C-第三位线190C的电流流动。

图10A是说明图8A和图8B的第一开关区域的等效电路的图，图10B是说明图8A和图8B的第二开关区域的等效电路的图。

参见图10A，多个第一晶体管TR1的栅极可以耦接到第一栅线GL1。这里，第一栅线GL1可以对应于图8A和图8B的第一栅结构110A中的特定的一个，由此在第一方向上延伸。多个第一晶体管TR1可以沿着第一栅线GL1布置在第一方向上。多个第一晶体管TR1可以包括第一栅结构110A中的特定一个以及源极区和漏极区，所述源极区和所述漏极区形成在第一有源区100A中并且位于第一栅结构110A中的所述特定一个的两侧，所述第一有源区100A沿第一方向布置以与第一栅结构110A中的所述特定一个重叠。

布置在第一方向上的第一晶体管TR1中仅有一个第一晶体管TR1(见虚线圆圈)的源极区和漏极区可以经由第一源线接触SLC1与相应的第一源线SL1耦接且经由第一位线接触BLC1与相应的第一位线BL1耦接。其余的第一晶体管TR1的源极区和漏极区可以不同时耦接到第一源线接触SLC1和第一位线接触BLC1。这是因为，如图8A和图8B中所示，第一源线接触122A以及第一位线接触124A和184A位于布置在第一方向上的第一有源区100A中的仅一个第一有源区100A之上，且与第一栅结构110A中的仅一个第一栅结构110A重叠。

多个第一源线SL1可以共同耦接到全局位线GBL。

多个第一位线BL1可以分别耦接到区块区域(未示出)的位线。

参见图10B，多个第三晶体管TR3的栅极可以耦接到第三栅线GL3。这里，第三栅线GL3可以对应于图8A和图8B的第三栅结构110C中的特定的一个，由此在第一方向上延伸。多个第三晶体管TR3可以沿着第三栅线GL3布置在第一方向上。多个第三晶体管TR3可以包括第三栅结构110C中的特定的一个以及源极区和漏极区，所述源极区和所述漏极区形成在第三有源区100C中且位于第三栅结构110C中的所述特定一个的两侧，所述第三有源区100C沿第一方向布置以与第三栅结构110C中的所述特定的一个重叠。

布置在第一方向上的第三晶体管TR3中仅有一个第三晶体管TR3(见虚线圆圈)的源极区和漏极区可以经由第三源线接触SLC3与相应的第三源线SL3耦接和经由第三位线接触BLC3与相应的第三位线BL3耦接。其余的第三晶体管TR3的源极区和漏极区不会同时耦接到第三源线接触SLC3和第三位线接触BLC3。这是因为，如图8A和图8B中所示，第三源线接触122C以及第三位线接触124C和184C位于布置在第一方向上的第三有源区100C中的仅一个第三有源区100C之上，且与第三栅结构110C中的仅一个第三栅结构110C重叠。

多个第三源线SL3可以分别耦接到区块区域(未示出)的源线。

多个第三位线BL3可以共同耦接到全局源线GSL。

图11A和图11B是更加详细地示出图8A和图8B的第一开关区域与全局位线之间以及第二开关区域与全局源线之间的连接的平面图和截面图。为了便于解释，示出了必要的部件。

参见图11A和图11B，第一开关区域LYSW1的第一源线130A还可以延伸到第一开关区域LYSW1的外部，例如，延伸到特定的外围电路区域。

全局位线接触186可以分别形成在第一源线130A的位于第一开关区域LYSW1外部的端部之上。全局位线接触186可以穿通第二层间绝缘层140和第三层间绝缘层170并且可以分别耦接到第一源线130A的端部。全局位线接触186可以与第二开关区域LYSW2的第三上位线接触184C和/或第一开关区域LYSW1的第一上位线接触184A一起形成。即，全局位线接触186和第一上位线接触184A和/或第三上位线接触184C可以位于垂直方向上的相同水平，且由相同的材料形成。

全局位线196可以形成在第三层间绝缘层170之上而共同耦接到全局位线接触186。全局位线196可以与第一至第三位线190A、190B和190C一起形成。即，全局位线196和第一至第三位线190A、190B和190C可以位于垂直方向上的相同水平，且由相同的材料形成。

此外，第二开关区域LYSW2的第三位线190C还可以延伸到第二开关区域LYSW2的外部。

全局源线接触185可以分别形成在第三位线190C的位于第二开关区域LYSW2外部的端部之下。全局源线接触185可以在第三层间绝缘层170之内分别耦接到第三位线190C的端部。全局源线接触185可以与区块区域MAT的上接触180B一起形成。即，全局源线接触185和上接触180B可以位于垂直方向上的相同水平，且由相同的材料形成。

全局源线195可以形成在第三层间绝缘层170之上以共同耦接到全局源线接触185。全局源线195可以与第一至第三位线190A、190B和190C一起形成。即，全局源线195和第一至第三位线190A、190B和190C可以位于垂直方向上的相同水平，且由相同的材料形成。

由于全局源线195、全局位线196和将全局源线195和全局位线196耦接到开关区域LYSW1和LYSW2的部件与开关区域LYSW1和LYSW2和/或区块区域MAT的部件一起形成，因此可以降低成本和工艺难度。

上述的半导体存储器及其制造方法可以具有以下优点。

首先，可以适当地布置区块区域和/或开关区域的部件以提高面积效率。因此，可以提高半导体存储器的集成度。

另外，区块区域的晶体管和开关区域的晶体管可以形成具有相同的结构，使得可以降低工艺难度。具体地，当区块区域的晶体管和开关区域的晶体管形成为具有相同的掩埋栅结构时，区块区域和开关区域可以共享形成在衬底之内的阱。即，区块区域和开关区域可以设置在相同的阱中。因此，相比于现有技术中的区块区域和开关区域设置在不同的阱中的情况，可以进一步减小面积。另外，当在图2中所示的第二方向上交替地布置多个区块区域和多个开关区域时，所有的区块区域和开关区域全部可以设置在相同的阱(参见图2的B)。

另外，开关区域的大部分部件可以与区块区域的部件一起形成。因此，可以简化工艺，且可以降低工艺成本。

另外，当区块区域和开关区域的晶体管具有掩埋栅结构时，晶体管的电阻可以减小。具体地，当区块区域和开关区域的晶体管具有有源区比隔离层更突出的所谓的销型(pin-type)结构时，可以进一步减小晶体管的电阻。如果晶体管的电阻减小，则可以改善晶体管的驱动能力，和减少额外的电阻对可变电阻元件的影响，使得提高可变电阻元件的开/关比。

在实施方式中，可以通过改变制造工艺来改变上述实施方式的半导体存储器的截面形状，而部件在平面图中的布置保持不变。

在一个实施方式中，根据制造方法，接触可以具有多层结构(其中层叠有多个层)或单层结构。例如，在上述实施方式中，第一位线接触124A和184A具有双层结构(其中层叠有第一下位线接触124A和第一上位线接触184A两层)。这是因为，第一下位线接触124A的形成工艺与第一至第三源线接触122A、122B和122C的形成工艺一起执行。然而，在另一个实施方式中，第一位线接触可以是穿通第一至第三层间绝缘层120、140和170的单层同时保持它在平面图中的位置不变。替换地，在另一实施方式中，第一位线接触可以具有分别穿通第一至第三层间绝缘层120、140和170的三层。此外，在上述实施方式中，下接触150B是穿通第一层间绝缘层120和第二层间绝缘层140的单层。然而，在另一个实施方式中，下接触可以具有分别穿通第一层间绝缘层120和第二层间绝缘层140的两层。在这种情况下，下接触的穿通第一层间绝缘层120的部分可以与第一至第三源线接触122A、122B和122C的形成工艺一起形成。

在另一个实施方式中，在截面图中可以改变部件的高度。例如，在上述实施方式中，在可变电阻元件160B的形成工艺之前，形成第一至第三源线130A、130B和130C从而位于可变电阻元件160B之下。然而，在另一个实施方式中，可以在第一至第三源线形成之前形成可变电阻元件，使得可变电阻元件位于第一至第三源线之下。这是为了，当线由诸如Cu等材料形成时，防止在可变电阻元件的形成工艺之前形成的一些线受到可变电阻元件的形成工艺所涉及的热处理的负面影响。这将参照图12A和图12B示例性地描述。

图12A和图12B是说明根据另一个实施方式的半导体存储器及其制造方法的图。图12A示出平面图，图12B示出沿着图12A的线A1-A1’、线A2-A2’、线B-B'和线A3-A3’截取的截面图。将省略与前述的图3A至图8B的实施方式的部件实质相同的部件的详细描述。具体地，在平面图中，由于本实施方式的部件的布置可以与前述实施方式的部件的布置实质相同，因此将省略详细描述。

首先，下面描述制造方法。

参见图12A和图12B，可以通过在第一开关区域LYSW1的衬底100中形成第一隔离层105A来限定出多个第一有源区100A，可以通过在区块区域MAT的衬底100中形成第二隔离层105B来限定出多个第二有源区100B，以及可以通过在第二开关区域LYSW2的衬底100中形成第三隔离层105C来限定出多个第三有源区100C。

接着，可以在第一开关区域LYSW1的衬底100中形成第一栅结构110A，可以在区块区域MAT的衬底100中形成第二栅结构110B，以及可以在第二开关区域LYSW2的衬底100中形成第三栅结构110C。

此时，可以形成第一层间绝缘层120，然后可以形成下接触250B以穿通区块区域MAT的第一层间绝缘层120且分别耦接到第二有源区100B的漏极区。

随后，可以在第一层间绝缘层120之上形成分别与下接触250B耦接的可变电阻元件260B。在形成可变电阻元件260B期间，可以执行一个或更多个材料层的沉积工艺、材料层的图案化工艺以及热处理工艺来保证可变电阻元件260B的特性。

接着，可以形成第二层间绝缘层140以覆盖形成有可变电阻元件260B的所得结构。

然后，可以形成第一源线接触222A、第二源线接触222B和第三源线接触222C，所述第一源线接触222A穿通第一开关区域LYSW1的第一层间绝缘层120和第二层间绝缘层140且耦接到第一有源区100A的部分，所述第二源线接触222B穿通区块区域MAT的第一层间绝缘层120和第二层间绝缘层140且耦接到第二有源区100B的部分，所述第三源线接触222C穿通第二开关区域LYSW2的第一层间绝缘层120和第二层间绝缘层140且耦接到第三有源区100C的部分。尽管未示出，但是可以与下接触250B一起形成第一源线接触222A、第二源线接触222B和/或第三源线接触222C的下部。

然后，可以在第二层间绝缘层140之上形成第一源线230A、第二源线230B和第三源线230C，所述第一源线230A耦接到第一开关区域LYSW1的第一源线接触222A且在第二方向上延伸，所述第二源线230B耦接到区块区域MAT的第二源线接触222B且在第二方向上延伸，所述第三源线230C耦接到第二开关区域LYSW2的第三源线接触222C且在第二方向上延伸。这里，可以通过在第二层间绝缘层140之上沉积绝缘材料、选择性地刻蚀绝缘材料以提供要形成有第一至第三源线230A、230B和230C的空间、以及用诸如Cu等的导电材料填充该空间来形成第一至第三源线230A、230B和230C。替换地，可以执行导电材料的沉积工艺和图案化工艺。在任何情况下，由于在可变电阻元件260B的形成工艺之后执行第一至第三源线230A、230B和230C的形成工艺，因此第一至第三源线230A、230B和230C不会受到可变电阻元件260B的形成工艺所涉及的热处理的影响。

然后，可以形成第三层间绝缘层170以覆盖形成有第一至第三源线230A、230B和230C的所得结构。

然后，可以形成额外的上接触282B，所述额外的上接触282B穿通区块区域MAT的第二层间绝缘层140和第三层间绝缘层170且分别耦接到可变电阻元件260B的顶表面。在前述的实施方式中，额外的上接触的形成工艺是可选的。然而，在本实施方式中，由于第一至第三源线230A、230B和230C位于可变电阻元件260B之上，因此有必要形成具有比第一至第三源线230A、230B和230C的顶表面高的顶表面的额外的上接触282B，以便在第一至第三源线230A、230B和230C之上连接一对可变电阻元件260B。

然后，可以在第三层间绝缘层170之上形成第四层间绝缘层175，然后可以形成穿通区块区域MAT的第四层间绝缘层175的上接触280B。每个上接触280B可以与一对额外上接触282B耦接。此外，可以形成第一位线接触284A和第三位线接触284C，所述第一位线接触284A穿通第一开关区域LYSW1的第一至第四层间绝缘层120、140、170和175且耦接到第一有源区100A的部分，所述第三位线接触284C穿通第二开关区域LYSW2的第一至第四层间绝缘层120、140、170和175且耦接到第三有源区100C的部分。尽管未示出，但是在第一至第四层间绝缘层120、140、170和175的每个形成工艺中，可以将形成的每个第一位线接触284A划分为两个或更多个部分。相似地，在第一至第四层间绝缘层120、140、170和175的每个形成工艺中，可以将形成的每个第三位线接触284C划分为两个或更多个部分。

然后，可以在第四层间绝缘层175之上形成第一位线290A、第二位线290B和第三位线290C，所述第一位线290A耦接到第一开关区域LYSW1的第一位线接触284A且在第二方向上延伸，所述第二位线290B耦接到区块区域MAT的上接触280B且在第二方向上延伸，所述第三位线290C耦接到第二开关区域LYSW2的第三位线接触284C且在第二方向上延伸。

通过前述工艺，可以形成图12A和图12B的半导体存储器。

再参见图12A和图12B，在截面图中，第一至第三源线230A、230B和230C可以位于可变电阻元件260B之上。对此，可以适当地调整第一至第三源线接触222A、222B和222C、下接触250B和/或上接触282B和280B的高度。因此，第一至第三源线230A、230B和230C不会受到可变电阻元件260B的热处理的影响，从而在选择用于形成第一至第三源线230A、230B和230C的材料的方面没有限制。

同时，在上述实施方式的半导体存储器中，可以在平面图中改变部件的部分的布置。例如，如上所述，可以改变第一开关区域LYSW1中的第一源线接触122A和第一位线接触124A和184A的相对位置，或者可以改变第二开关区域LYSW2中的第三源线接触122C和第三位线接触124C和184C的相对位置。因此，可以改变第一源线130A和第一位线190A的相对位置，可以改变第三源线130C和第三位线190C的相对位置。这将参照图13A和图13B示例性地描述。

图13A和图13B是说明根据另一个实施方式的半导体存储器及其制造方法的图。图13A示出平面图，而图13B示出沿着图13A的线A1-A1’、线A2-A2’、线B-B’和线A3-A3’截取的截面图。将主要描述与前述实施方式的不同之处。

参见图13A和图13B，第一开关区域LYSW1的部件的布置可以与第二开关区域LYSW2的部件的布置相同。即，与第二开关区域LYSW2相似，第一源线接触122A’可以位于第一有源区100A的中间部分之上，且第一位线接触124A’和184A’可以位于第一开关区域LYSW1中的第一有源区100A的第二侧部分之上。相比于图8A和图8B的半导体存储器的第一开关区域LYSW1，第一源线接触122A’和第一位线接触124A’和184A’的位置可以相互调换。因此，相比于图8A和图8B的半导体存储器的第一开关区域LYSW1，第一源线130A’和第一位线190A’的位置可以相互调换。

在这种情况下，操作方法和电流流动可以与图8A和图8B的半导体存储器的操作方法和电流流动实质相同。即，第一开关区域LYSW1的电流流动可以经过第一源线130A’-第一源线接触122A’-第一晶体管TR1(其栅极耦接到第一栅结构110A)-第一位线接触124A’和184A’-第一位线190A’。

然而，由于第一位线190A’的位置改变成不与区块区域MAT的第二位线190B相对应，因此可以在第一开关区域LYSW1与区块区域MAT之间设置具有曲线形状的线，以便将第一位线190A’和第二位线190B彼此耦接(见第一开关区域LYSW1与区块区域MAT之间的虚线)。

然而，尽管第一源线接触122A’和第一位线接触124A’和184A’如此布置，但是通过使用额外的接触来调整第一位线190A’的位置，可以不使用具有曲线形状的线。这将参照图14A和图14B示例性地描述。

图14A和图14B是说明根据另一个实施方式的半导体存储器及其制造方法的图。图14A示出平面图，而图14B示出沿着图14A的线A1-A1’、线A2-A2’、线B-B'和线A3-A3’截取的截面图。将主要描述与图13A和图13B的实施方式的不同之处。

参见图14A和图14B，与图13A和图13B的实施方式相同，第一源线接触122A’可以位于第一有源区100A的中间部分之上，第一位线接触124A’和184A’可以位于第一有源区100A的第二侧部分之上，以及第一源线130A’可以与第一源线接触122A’重叠且在第一开关区域LYSW1中沿第二方向延伸。

这里，还可以在第一位线接触124A’和184A’之上形成额外的第一位线接触186A’。每个额外的第一位线接触186A’可以与第一位线接触124A’和184A’中的相应一个重叠且朝着第一源线130A’中的相应一个(其与第一位线接触124A’和184A’中的相应一个相邻且位于第一位线接触124A’和184A’中的所述相应一个的一侧)突出，以与第一源线130A’中的所述相应一个重叠。

可以在额外的第一位线接触186A’之上形成第一位线190A”以与第一源线130A’重叠且在第二方向上延伸。第一位线190A”可以经由额外的第一位线接触186A’耦接到第一位线接触124A’和184A’以及第一有源区100A。

在这种情况下，由于第一位线190A”的位置与区块区域MAT的第二位线190B的位置相对应，因此在第一开关区域LYSW1与区块区域MAT之间，第一位线190A”和第二位线190B可以使用直线(见第一开关区域LYSW1与区块区域MAT之间的虚线)而彼此耦接。

在本实施方式中，考虑到因为形成额外的第一位线接触186A’而导致的高度增加，还可以分别在区块区域MAT的可变电阻元件160B之上形成额外的上接触182B，以及可以在第二开关区域LYSW2的第三位线接触124C和184C之上形成额外的第三位线接触186C。额外的第一位线接触186A’可以与上接触180B和/或额外的第三位线接触186C一起形成。

另外，在前述实施方式中，多个第一晶体管TR1(其栅极耦接到第一开关区域LYSW1的一个第一栅结构110A)具有彼此分开的多个源极区和彼此分开的多个漏极区。相似地，多个第三晶体管TR3(其栅极耦接到第二开关区域LYSW2的一个第三栅结构110C)具有彼此分开的多个源极区和彼此分开的多个漏极区。然而，当多个源极区彼此电耦接且多个漏极区彼此电耦接时，多个晶体管可以并联耦接以具有减小的电阻。这将参照图15A和图16B示例性地描述。

图15A是说明根据另一个实施方式的半导体存储器的第一开关区域的等效电路的图，而图15B是说明根据另一个实施方式的半导体存储器的第二开关区域的等效电路的图。

参见图15A，多个第一晶体管TR1的栅极可以耦接到沿第一方向延伸的第一栅线GL1。因此，多个第一晶体管TR1可以沿着第一栅线GL1布置在第一方向上。

每个第一晶体管TR1可以包括源极和漏极。这里，布置在第一方向上的多个源极可以彼此耦接。此外，布置在第一方向上的多个漏极可以彼此耦接。

因此，多个源极可以经由第一源线接触SLC1耦接到第一源线SL1的相应一个。此外，多个漏极可以经由第一位线接触BLC1耦接到第一位线BL1中的相应一个。

第一源线SL1可以共同耦接到全局位线GBL。

第一位线BL1可以分别耦接到区块区域的位线(未示出)。

参见图15B，多个第三晶体管TR3的栅极可以耦接到沿第一方向延伸的第三栅线GL3。因此，多个第三晶体管TR3可以沿着第三栅线GL3布置在第一方向上。

每个第三晶体管TR3可以包括源极和漏极。这里，布置在第一方向上的多个源极可以彼此耦接。此外，布置在第一方向上的多个漏极可以彼此耦接。

因此，多个源极可以经由第三源线接触SLC3耦接到第三源线SL3中的相应一个。此外，多个漏极可以经由第三位线接触BLC3耦接到第三位线BL3中的相应一个。

第三源线SL3可以分别耦接到区块区域的源线(未示出)。

第三位线BL3可以共同耦接到全局源线GSL。

图16A和图16B是说明包括图15A和图15B的第一开关区域和第二开关区域的半导体存储器及其制造方法的图。图16A示出平面图，而图16B示出沿着图16A的线A1-A1’、线A2-A2’、线B-B'和线A3-A3’截取的截面图。在本实施方式中，将详细描述与图12A和图12B的实施方式的不同之处。然而，其它的实施方式，即，图3A至图8B的实施方式、图13A和13B的实施方式、图14A和图14B的实施方式等可以应用于本实施方式。

参见图16A和图16B，可以通过在第一开关区域LYSW1的衬底100中形成第一隔离层105A来限定出多个第一有源区100A，可以通过在区块区域MAT的衬底100中形成第二隔离层105B来限定出多个第二有源区100B，以及可以通过在第二开关区域LYSW2的衬底100中形成第三隔离层105C来限定出多个第三有源区100C。

然后，可以在第一开关区域LYSW1的衬底100中形成第一栅结构110A，可以在区块区域MAT的衬底100中形成第二栅结构110B，以及可以在第二开关区域LYSW2的衬底100中形成第三栅结构110C。

然后，可以形成第一层间绝缘层120以覆盖形成有第一至第三栅结构110A、110B和110C的所得结构，然后可以形成下接触250B以穿通区块区域MAT的第一层间绝缘层120且分别耦接到第二有源区100B的漏极区。此外，穿通第一开关区域LYSW1的第一层间绝缘层120的第一线接触205A可以形成为位于第一栅结构110A之间且在第一方向上延伸。此外，穿通第二开关区域LYSW2的第一层间绝缘层120的第二线接触205C可以形成为位于第三栅结构110C之间且在第一方向上延伸。

这里，每个第一线接触205A可以耦接到布置在第一方向上的第一有源区100A的位于第一栅结构110A之间的第一侧部分、中间部分和第二侧部分。结果，每个第一线接触205A可以将位于第一栅结构110A的一侧的结区彼此耦接，且将位于第一栅结构110A的另一侧的结区彼此耦接。相似地，每个第二线接触205C可以将位于第三栅结构110C的一侧的结区彼此耦接，且将位于第三栅结构110C的另一侧的结区彼此耦接。因此，源极区之间的连接和漏极区之间的连接可以设置成如图15A和图15B描述的那样。

在本实施方式中，可以通过选择性地刻蚀第一层间绝缘层120以提供要形成有第一接触205A和第二线接触205C的空间以及用导电材料填充该空间来形成第一线接触205A和第二线接触205C。第一线接触205A和第二线接触205C可以与下接触250B一起形成。然而，其它实施方式也是可能的。例如，第一线接触205A和第二线接触205C的形成工艺可以与上接触250B的形成工艺分开地执行。此外，在形成第一层间绝缘层120之前，可以通过导电材料的沉积工艺和图案化工艺来形成第一线接触205A和第二线接触205C。

后续的工艺可以与图12A和图12B中描述的工艺实质相同。然而，第一源线接触222A和第一位线接触284A的底表面可以与第一线接触205A直接接触，而不与第一有源区100A直接接触。此外，第三源线接触222C和第三位线接触284C的底表面可以与第二线接触205C直接接触而不与第三有源区100C直接接触。

通过本实施方式，由于在第一开关区域LYSW1和第二开关区域LYSW2中设置了并联耦接的多个晶体管，因此可以进一步减少晶体管的电阻对存储器件的操作的一种或更多种不希望的影响。

同时，在本实施方式中，通过调节第一线接触205A和第二线接触205C中的每个的长度，可以容易地调整并联耦接的晶体管的数量。例如，当8个晶体管并联耦接到第一栅结构110A时，第一线接触205A可以延伸以与第一有源区100A的8个结区(其沿第一方向布置在第一栅结构110A的一侧)重叠。与8个结区重叠的一个第一线接触205A和另一个第一线接触205A(其在第一方向上与所述一个第一线接触205A相邻且与另外8个结区重叠)可以彼此分开特定的空间。

根据这些实施方式的电子设备，可以改善存储单元的特性，提高集成度和降低成本和制造工艺的难度水平。

可以在一系列设备或系统中使用基于本公开的技术的上述和其它存储电路或半导体器件。图17至图21提供可实施本文公开的存储电路的设备或系统的一些例子。

图17是基于本公开的技术的实施存储电路的微处理器的配置图的例子。

参见图17，微处理器1000可以执行用于对从各种外部设备接收数据、处理数据和输出处理结果到外部设备的一系列过程进行控制和调节的任务。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图像处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。

存储单元1010是在微处理器1000中储存数据的部件，如处理器寄存器、寄存器或诸如此类。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储单元1010可以包括各种寄存器。存储单元1010可以执行暂时地储存操作单元1020要执行操作所针对的数据、执行操作的结果数据以及执行操作的数据被储存的地址的功能。

根据实施方式，存储单元1010可以包括上述半导体器件中的一种或更多种。例如，存储单元1010可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区在第二方向和第三方向上布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善存储单元1010中的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善微处理器1000的操作特性，并且可以提高集成度和降低工艺难度水平。

操作单元1020可以根据控制单元1030将命令解码的结果，来执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。

控制单元1030可以从微处理器1000的存储单元1010、操作单元1020和外部设备接收信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出、以及执行程序所表示的处理。

根据本实施方式的微处理器1000还可以另外包括高速缓冲存储单元1040，高速缓冲存储单元1040能暂时储存要从除了存储单元1010之外的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。

图18是实施基于本公开技术的存储电路的处理器的配置图的例子。

参见图18，处理器1100可以通过包括除了微处理器的那些功能(执行用于控制和调节从外部设备接收数据、处理数据和输出处理结果到外部设备的一系列过程的任务)之外的各种功能来改善性能和实现多功能。处理器1100可以包括：核心单元1110，用作微处理器；高速缓冲存储单元1120，用来暂时地储存数据；以及总线接口1130，用于在内部设备与外部设备之间传输数据。处理器1100可以包括诸如多核处理器、图像处理单元(GPU)和应用处理器(AP)的片上系统(SoC)。

本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，且可以包括存储单元1111、操作单元1112和控制单元1113。

存储单元1111是在处理器1100中储存数据的部件，如处理器寄存器、寄存器或诸如此类。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储单元1111可以包括各种寄存器。存储单元1111可以执行暂时储存要被操作单元1112执行操作的数据、执行操作的结果数据、以及执行操作的数据被储存的地址的功能。操作单元1112是在处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113解码命令的结果执行四则算术运算、逻辑运算或诸如此类。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从处理器1100的存储单元1111、操作单元1112和外部设备接收信号，执行命令的提取、解码以及控制处理器1100的信号的输入和输出、以及执行程序所表示的处理。

高速缓冲存储单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度差异的部件。高速缓冲存储单元1120可以包括初级储存部1121、二级储存部1122和三级储存部1123。一般而言，高速缓冲存储单元1120包括初级储存部1121和二级储存部1122，且可以在需要大储存容量的情况下包括三级储存部1123。应情况需要，高速缓冲存储单元1120可以包括更多数量的储存部。也就是说，高速缓冲存储单元1120中所包括的储存部的数量可以根据设计而改变。初级储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，初级储存部1121的速度可以最大。高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123的至少一个储存部可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善高速缓冲存储单元1120中的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善处理器1100的操作特性，并且可以提高集成度和降低工艺难度水平。

尽管在图18中示出了初级储存部1121、二级储存部1122和三级储存部1123都配置在高速缓冲存储单元1120的内部，但是要注意，高速缓冲存储单元1120的初级储存部1121、二级储存部1122和三级储存部1123可以配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意，高速缓冲存储单元1120的初级储存部1121可以设置在核心单元1110内部，且二级储存部1122和三级储存部1123可以配置在核心单元1110外部以增强补偿数据处理速度的差异的功能。在另一个实施方式中，初级储存部1121和二级储存部1122可以设置在核心单元1110内部，且三级储存部1123可以设置在核心单元1110的外部。

总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备的部件且允许数据有效传输。

根据本实施方式的处理器1100可以包括多个核心单元1110，且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的初级储存部1121可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，且二级储存部1122和三级储存部1123可以以经由总线接口1130被共享的方式配置在所述多个核心单元1110的外部。初级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一个实施方式中，初级储存部1121和二级储存部1122可以对应于多个核心单元1110的数量而配置在每个核心单元1110中，且三级储存部1123可以以经由总线接口1130被共享的方式配置在多个核心单元1110的外部。

根据本实施方式的处理器1100还可以包括储存数据的嵌入式存储单元1140；通信模块单元1150，能以有线或无线方式从外部设备接收数据和传送数据到外部设备；存储器控制单元1160，驱动外部存储器件；以及媒体处理单元1170，处理在处理器1100中处理的数据或从外部输入设备输入的数据，并且输出处理的数据到外部接口设备等。除此之外，处理器1100可以包括多个各种模块和设备。在这种情况下，加入的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据且彼此交换数据。

嵌入式存储单元1140不仅可以包括易失性存储器而且还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)、具有相似功能的存储器。

通信模块单元1150可以包括能与有线网路连接的模块、能与无线网络连接的模块以及它们二者。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

存储器控制单元1160用来管理和处理在处理器1100与根据不同的通信标准操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器,例如，可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备。

媒体处理单元1170可以处理在处理器1100中处理的数据或者来自外部输入设备的以图像、声音和其它的形式输入的数据，以及输出数据到外部接口设备。媒体处理单元1170可以包括图像处理单元(GPU)、数字信号处理器(DSP)、高分辨率视频设备(HD audio)、高分辨率多媒体接口(HDMI)控制器等。

图19是实施基于本公开的技术的存储电路的系统的配置图的例子。

参见图19，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口设备1240等。本实施方式的系统1200可以是利用处理器操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、试听(AV)系统、智能电视等。

处理器1210可以解码输入的命令并且处理针对储存在系统1200中的数据的操作、比较等，并且控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图像处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。

主存储器件1220是这样的储存器：能在执行程序时暂时储存、调用和执行来自辅助存储器件1230的程序码或数据，且即使在断电时也能保留存储的内容。主存储器件1220可以包括根据实施方式的上述半导体器件的一个或更多个。例如，主存储器件1220可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善主存储器件1220的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善系统1200的操作特性，并且可以提高集成度和降低工艺难度水平。

此外，主存储器件1220还可以包括在断电时所有内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据本实施方式的半导体器件，但是可以包括在断电时所有内容被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

辅助存储器件1230是用于储存程序码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善辅助存储器件1230的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善系统1200的操作特性，并且可以提高集成度和降低工艺难度水平。

此外，辅助存储器件1230还可以包括数据储存系统(见图20的附图标记1300)诸如利用磁学的磁带、磁盘、利用光学的光盘、利用磁学和光学的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据本实施方式的半导体器件，但是可以包括数据储存系统(见图20的附图标记1300)诸如利用磁学的磁带、磁盘、利用光学的光盘、利用磁学和光学的磁光盘、固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括能与有线网络连接的模块、能与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如经由传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如在无传输线的情况下发送和接收数据的各种设备等。

图20是实施基于本公开技术的存储电路的数据储存系统的配置图的例子。

参见图20，数据储存系统1300可以包括：储存设备1310，具有非易失性特性作为用于储存数据的部件；控制器1320，控制储存设备1310；接口1330，用于与外部设备连接；以及暂时储存设备1340，用于暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用磁盘(DVD)、以及固态硬盘(SSD)等硬盘类型；以及诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡类型。

储存设备1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。

控制器1320可以控制储存设备1310与接口1330之间的数据的交换。为此，控制器1320可以包括处理器1321，用于执行对经由接口1330从数据储存系统1300外部输入的命令进行处理的操作等。

接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与用在以下设备中的接口兼容，诸如：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1330可以与用在与上述设备相似的设备中的接口兼容。在数据储存系统1300是硬盘类型的情况下，接口1330可以与以下接口兼容，诸如：IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等，或者接口1330可以与用在与以上提及的接口类似的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。

暂时储存设备1340能暂时地储存数据，用于根据外部设备、控制器和系统的接口的多样化和高性能，有效地在接口1330与储存设备1310之间传送数据。用于暂时储存数据的暂时储存设备1340可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，暂时储存设备1340可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善暂时储存设备1340的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善数据储存系统1300的操作特性和数据储存特性，并且可以提高集成度和降低工艺难度水平。

图21是实施基于本公开技术的存储电路的存储系统的配置图的例子。

参见图21，存储系统1400可以包括具有非易失性特性作为储存数据部件的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是诸如固态硬盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的卡型。

用于储存数据的存储器1410可以包括根据实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善存储器1410的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善存储系统1400的操作特性和数据储存特性，并且可以提高集成度和降低工艺难度水平。

而且，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据的交换。为此，存储器控制器1420可以包括处理器1421，用于对经由接口1430从存储系统1400的外部输入的命令执行操作和处理。

接口1430用来执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与用在以下设备中的接口兼容，诸如：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者接口1430可以与用在与上述设备相似的设备中的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。

根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据外部设备、存储器控制器和存储系统的接口的多样化和高性能，有效地在接口1430与存储器1410之间传送数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：区块区域，包括多个存储单元，每个存储单元包括第二晶体管和耦接到第二晶体管的存储元件；第一开关区域，位于区块区域的一侧，且包括耦接到存储单元的第一端的多个第一晶体管；以及第二开关区域，相对于第一开关区域位于区块区域的另一侧，且包括耦接到存储单元的第二端的多个第三晶体管，其中第二晶体管包括：多个第二有源区，沿着与大体相互垂直的第一方向和第二方向交叉的第三方向延伸，所述多个第二有源区沿第二方向和第三方向布置成行；和多个第二栅结构，在第一方向上延伸以与第二有源区交叉，其中每个第二有源区被一对第二栅结构划分成第一侧部分、中间部分和第二侧部分，且第一侧部分、第二侧部分和中间部分交替且重复地布置在第一方向上，其中，第一晶体管包括第一有源区和第一栅结构，第一有源区和第一栅结构以与第二有源区和第二栅结构相同的方式布置，且其中，第三晶体管包括第三有源区和第三栅结构，第三有源区和第三栅结构以与第二有源区和第二栅结构相同的方式布置。由此，可以改善缓冲存储器1440的存储单元的特性，并且可以提高集成度和降低工艺难度水平。结果，可以改善存储系统1400的操作特性和数据储存特性，并且可以提高集成度和降低工艺难度水平。

另外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及可以包括具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，但是可以包括具有易失性特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及可以包括具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。

基于本文件中公开的存储器件的图17至图21中的电子设备或系统的上述例子中的特征可以实现在各种设备、系统或应用中。一些例子包括移动电话或其它便携式通信设备、平板电脑、笔记本电脑或便携式电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的手表或其它可穿戴的设备。

尽管本申请文件包含许多具体细节，但是这些不应理解为对任何发明范围的限制或要求的范围的限制，而是特别针对特定发明的特定实施例的作为特征的描述。本申请文件中描述的特定特征在独立的实施例的背景下还可以用单个实施例的组合来实施。相反地，在单个实施例的背景下描述的各个特征还可以单独地在多个实施例中实施或在任何合适的子组合中实施。另外，尽管上面描述了这些特征在特定的组合下起作用，甚至最初要求这样来保护，但是在一些情况下来自要求的组合的一个或更多个特征可以从该组合中排除掉，且要求的组合可以针对子组合或子组合的变型。

类似地，尽管在附图中以特定的顺序描绘操作，但是这不应理解为要求这些操作以示出的顺序执行或依次序执行，或者不应理解为要求执行所有示出的操作来实现希望的结果。另外，本申请文件中描述的实施例中的各个系统部件的分离不应理解在所有的实施例中都需要这种分离。

仅仅示出了一些实施方式和例子。可以基于本申请文件描述和示出的实施方式和例子来得到其它实施方式、增强和变型。