片上时钟控制装置、芯片、芯片测试系统和测试方法

技术领域

本申请涉及芯片技术领域，尤其是涉及一种用于测试芯片的时域电路的片上时钟控制装置、芯片、芯片测试系统和由片上时钟控制装置使用的测试方法。

背景技术

随着芯片的测试频率的提高和系统时钟的增加及测试机台频率的限制，在芯片测试时，已经无法采用从外部输入多个高频时钟进行测试的方式，因此目前一般通过片上时钟控制电路(On-chip clock control，OCC)进行测试，然而，测试过程中芯片的不同频率的时域电路均共用同一控制逻辑电路进行测试信号的控制，导致该控制逻辑电路需要与所有的时域电路均通过走线连接，使得走线长度过长，布局困难，且时序难以收敛。

发明内容

本申请的实施方式提供一种用于测试芯片的时域电路的片上时钟控制装置、芯片、芯片测试系统和由片上时钟控制装置使用的测试方法。

本申请实施方式的用于测试芯片的时域电路的片上时钟控制装置包括信号输出模块，所述信号输出模块包括输入扫描寄存器和输出扫描寄存器，所述输入扫描寄存器用于从所述芯片接收输入信号，所述输入信号包括转换时钟信号和功能时钟信号，所述输出扫描寄存器用于根据所述转换时钟信号和所述功能时钟信号，分别输出第一测试信号和第二测试信号到频率相同的一个或多个所述时域电路中的待测试扫描寄存器，所述第一测试信号和所述第二测试信号依次对所述待测试扫描寄存器进行复位，以使得所述待测试扫描寄存器生成表征故障情况的测试结果信号。

本申请实施方式的芯片包括片上时钟控制装置和时域电路。所述片上时钟控制装置设置在所述时域电路上。所述片上时钟控制装置包括信号输出模块，所述信号输出模块包括输入扫描寄存器和输出扫描寄存器，所述输入扫描寄存器用于从所述芯片接收输入信号，所述输入信号包括转换时钟信号和功能时钟信号，所述输出扫描寄存器用于根据所述转换时钟信号和所述功能时钟信号，分别输出第一测试信号和第二测试信号到频率相同的一个或多个所述时域电路中的待测试扫描寄存器，所述第一测试信号和所述第二测试信号依次对所述待测试扫描寄存器进行复位，以使得所述待测试扫描寄存器生成表征故障情况的测试结果信号。

本申请的芯片测试系统包括芯片和处理器，所述处理器与所述芯片连接，所述处理器用于获取所述测试结果信号，并将所述测试结果信号与预设的标准信号进行比对，以确定所述待测试扫描寄存器的故障信息。所述芯片包括片上时钟控制装置和时域电路。所述片上时钟控制装置设置在所述时域电路上。所述片上时钟控制装置包括信号输出模块，所述信号输出模块包括输入扫描寄存器和输出扫描寄存器，所述输入扫描寄存器用于从所述芯片接收输入信号，所述输入信号包括转换时钟信号和功能时钟信号，所述输出扫描寄存器用于根据所述转换时钟信号和所述功能时钟信号，分别输出第一测试信号和第二测试信号到频率相同的一个或多个所述时域电路中的待测试扫描寄存器，所述第一测试信号和所述第二测试信号依次对所述待测试扫描寄存器进行复位，以使得所述待测试扫描寄存器生成表征故障情况的测试结果信号。

本申请的由片上时钟控制装置使用的测试方法包括根据预设的测试协议确定所述片上时钟控制装置接收的输入信号；将所述输入信号的转换时钟信号和功能时钟信号发送给扫描寄存器的输入扫描寄存器；将所述转换时钟信号和所述功能时钟信号输入所述扫描寄存器的输出扫描寄存器，以分别输出第一测试信号和第二测试信号；将所述第一测试信号和所述第二测试信号依次输入到频率相同的一个或多个所述时域电路中的待测试扫描寄存器，以对所述待测试扫描寄存器进行复位，并获取所述待测试扫描寄存器生成的表征故障情况的测试结果信号；及比对所述测试信号和预设的标准信号，以确定所述待测试扫描寄存器的故障信息。

本申请实施方式的片上时钟控制装置、芯片、芯片测试系统和测试方法中，由于片上时钟控制装置仅用于向测试频率相同的一个或多个时域电路输出测试信号以进行测试，片上时钟控制装置只需与对应的一个或多个频率相同的时域电路通过走线连接即可，无需与其他频率不同的时域电路连接，走线长度较短，布局简单，克服了时序难以收敛的问题。

本申请的实施方式的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实施方式的实践了解到。

附图说明

本申请的实施方式的上述和/或附加的方面和优点从结合下面附图对实施方式的描述中将变得明显和容易理解，其中：

图1是本申请某些实施方式的片上时钟控制装置和时域电路的部分平面示意图。

图2是本申请某些实施方式的芯片的部分平面示意图。

图3是本申请某些实施方式的芯片测试系统的结构示意图。

图4是本申请某些实施方式的测试方法的流程示意图。

具体实施方式

以下结合附图对本申请的实施方式作进一步说明。附图中相同或类似的标号自始至终表示相同或类似的元件或具有相同或类似功能的元件。

另外，下面结合附图描述的本申请的实施方式是示例性的，仅用于解释本申请的实施方式，而不能理解为对本申请的限制。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

请参阅图1，片上时钟控制装置(On-chip clock control，OCC)10用于测试芯片100中时域电路20的故障，片上时钟控制装置10包括信号输出模块11和模式选择模块12。

信号输出模块11包括多个依次连接的扫描寄存器111，扫描寄存器111包括输入扫描寄存器112和输出扫描寄存器113，输入扫描寄存器112用于接收从芯片100的输入接口30输入的转换时钟信号(如图1所示“Shift_clock”)和功能时钟信号(如图1所示“Func_clock”)，输出扫描寄存器113用于根据转换时钟信号和功能时钟信号，分别输出第一测试信号和第二测试信号到一个或多个频率相同的时域电路20的待测试扫描寄存器22，以对待测试扫描寄存器22进行复位；在待测试扫描寄存器22依次根据第一测试信号和第二测试信号进行复位后，待测试扫描寄存器22可生成表征故障情况的测试结果信号。

本申请实施方式的片上时钟控制装置10中，片上时钟控制装置10仅用于测试频率相同的一个或多个时域电路20，片上时钟控制装置10只需与对应的一个或多个频率相同的时域电路20通过走线连接即可，无需与其他频率不同的时域电路20连接，走线长度较短，布局简单，克服了时序难以收敛的问题。

请参阅图2及图3，芯片测试系统1000包括处理器200和芯片100。处理器200与芯片100连接，处理器200用于获取芯片上的待测试扫描寄存器22生成的测试结果信号，然后将测试结果信号和预设的标准信号进行比对，从而确定待测试扫描寄存器22的故障情况。其中，预设的标准信号为芯片100未出现故障，正常运行时的结果信号，若测试结果信号和预设的标准信号差异较大，则说明待测试扫描寄存器22出现故障。

具体地，芯片测试系统1000可以是手机、平板电脑、显示器、笔记本电脑、柜员机、闸机、智能手表、头显设备、游戏机等。本申请实施方式以芯片测试系统1000是手机为例进行说明，可以理解，芯片测试系统1000的具体形式并不限于手机。

本申请实施方式的芯片100包括片上时钟控制装置10和多个时域电路20，每个时域电路20均包括时钟控制单元21(Clock gating，ICG)。时域电路20的时钟控制单元21的数量可以是多个(如10个、100个、1000个等)，每个时钟控制单元21用于控制一个或多个寄存器的时钟频率。

请参阅图1和图2，片上时钟控制装置10用于在测试芯片100时，控制时域电路20进行有序的时钟切换控制，片上时钟控制装置10发出时钟测试信号(如图1中对应shift_clock的“Scan_icg_te1”，对应Func_clock的“Scan_icg_te2”)以控制时域电路20的时钟控制单元21的开启和关闭，并根据Shift_clock或Func_clock输出对应的时钟控制信号(如图1中对应shift_clock的“Clock_out1”，图1中对应Func_clock的“Clock_out2”)到时钟控制单元21，时钟控制信号可控制时钟控制单元21连接的待测试扫描寄存器22的时钟频率。

每个片上时钟控制装置10可实现一个或多个时域电路20的测试，而目前芯片100为了提高电路的灵活性，多时钟域的设计变得较为常见，多时钟域的设计对于测试准确性会造成一定的影响，不同时钟域若均使用同一个片上时钟控制装置10进行测试，可能造成测试误差变大，因此，本申请的片上时钟控制装置10用于测试芯片100中频率相同的一个或多个时域电路20的故障，使得每个片上时钟控制装置10针对性地实现同一频率的一个或多个时域电路20测试，可提高测试的准确性。例如，每个时域电路20均设置有一个对应的片上时钟控制装置10，以实现该时域电路20的测试，从而保证每个片上时钟控制装置10仅与一个时域电路20适配并连接，走线较短，布线较为简单。再例如，片上时钟控制装置10与多个时钟频率相同的时域电路20(如2个、3个、4个等)连接，以实现多个时域电路20的测试，从而使得多个时钟频率相同的时域电路20共用一个片上时钟控制装置10，在保证测试准确性的前提下，减少了片上时钟控制装置10的数量，从而减少了片上时钟控制装置10占芯片100的面积。本实施方式中，每个时域电路20均设置有一个对应的片上时钟控制装置10，即时域电路20和片上时钟控制装置10一一对应。

片上时钟控制装置10包括信号输出模块11和模式选择模块12。信号输出模块11根据芯片100的输入接口30输入的转换时钟信号和功能时钟信号输出第一测试信号和第二测试信号到模式选择模块12。片上时钟控制装置10可以是形成在芯片100上的电路。

信号输出模块11包括多个依次连接的扫描寄存器111，扫描寄存器111包括输入扫描寄存器112和输出扫描寄存器113，输入扫描寄存器112用于接收从芯片100的输入接口30输入的转换时钟信号(如图1所示“Shift_clock”)和功能时钟信号(如图1所示“Func_clock”)，输出扫描寄存器113用于根据转换时钟信号和功能时钟信号分别输出第一测试信号和第二测试信号。

芯片100上所有片上时钟控制装置10的输入扫描寄存器112依次连接(串联)以形成扫描寄存器链，输入接口30输入的输入信号从位于扫描寄存器链的头部的输入扫描寄存器112输入，输入信号包括了每个时域电路20进行测试所需的转换时钟信号和功能时钟信号，只需从扫描寄存器链的头部输入即可将转换时钟信号和功能时钟信号输出到每一个时域电路20中，并被时域电路20对应的输入扫描寄存器112接收，输入扫描寄存器112在接收输入信号后，能够识别输入信号中与当前输入扫描寄存器112匹配的输入子信号，然后接收输入子信号以作为当前片上时钟控制装置10的转换时钟信号和功能时钟信号，其中，转换时钟信号和功能时钟信号的频率可根据片上时钟控制装置10对应的时域电路20的频率确定，以使得转换时钟信号和功能时钟信号与当前时域电路20更为匹配，从而提高测试准确性，转换时钟信号一般为低频的时钟信号，功能时钟信号一般为该时域电路20正常工作时使用的高频的时钟信号，转换时钟信号对应的时钟频率小于功能时钟信号对应的时钟频率。

每个输入扫描寄存器112均连接一个或多个输出扫描寄存器113(如1个、2个、3个等)，输入扫描寄存器112与一个或多个输出扫描寄存器113依次连接(串联)，输入扫描寄存器112获取的转换时钟信号和功能时钟信号传输给输出扫描寄存器113，输出扫描寄存器113根据转换时钟信号和功能时钟信号分别输出第一测试信号和第二测试信号，如输出扫描寄存器113根据转换时钟信号输出第一测试信号，输出扫描寄存器113根据功能时钟信号输出第二测试信号。

本实施方式中，输出扫描寄存器113为多个，输出扫描寄存器113包括复位输出扫描寄存器1131、模式输出扫描寄存器1132和时钟输出扫描寄存器1133。第一测试信号包括第一复位测试信号(如图1中的“Scan_reset1”)、第一模式切换信号(如图1中的“Scan_reset_s1”)和第一时钟测试信号(如图1中的“Scan_icg_te1”)，第二测试信号包括第二复位测试信号(如图1中的“Scan_reset2”)、第二模式切换信号(如图1中的“Scan_reset_s2”)和第二时钟测试信号(如图1中的“Scan_icg_te2”)。

复位输出扫描寄存器1131输出第一测试信号的第一复位测试信号和第二测试信号的第二复位测试信号，模式输出扫描寄存器1132输出第一模式切换信号和第二模式切换信号，时钟输出扫描寄存器1133输出第一测试信号的第一时钟测试信号和第二测试信号的第二时钟测试信号。

模式选择模块12与信号输出模块11连接，复位输出扫描寄存器1131输出第一复位测试信号和第二复位测试信号到模式选择模块12，模式输出扫描寄存器1132输出第一模式切换信号和第二模式切换信号到模式选择模块12；模式选择模块12包括选择器121，选择器121在接收到第一模式切换信号时，确定工作模式为测试模式；此时模式选择模块12输出第一复位测试信号到待测试扫描寄存器22；选择器121在接收到第二模式切换信号时，确定工作模式为捕获模式；模式选择模块12输出第二复位测试信号到待测试扫描寄存器22。如此，通过输出模式切换信号控制模式选择模块12的工作模式，从而输出对应的测试信号到待测试扫描寄存器22。

时钟输出扫描寄存器1133输出第一时钟测试信号和第二时钟测试信号到时钟控制单元21。时钟控制单元21根据第一时钟测试信号(如图1中的“Scan_icg_te1”)和第二时钟测试信号(如图1中的“Scan_icg_te2”)控制时钟控制单元21的开启和关闭。

时钟控制单元2根据片上时钟控制装置10输出的时钟控制信号(如图1中对应shift_clock的“Clock_out1”，图1中对应Func_clock的“Clock_out2”)控制该时钟控制单元21连接的一个或多个待测试扫描寄存器22的时钟频率。

在测试时，一般由转换时钟信号先输入，以对当前时域电路20进行激励，然后输入功能时钟信号以使得当前时域电路20运行，在当前时域电路20经过转换时钟信号激励后以功能时钟信号运行时，时域电路20的待测试扫描寄存器22能够获取到运行的测试结果信号，以用于判断待测试扫描寄存器22是否出现故障。

具体地，片上时钟控制装置10还可包括信号切换子模块13，输入接口30包括第一输入接口31和第二输入接口32，第一输入接口31输入转换时钟信号，第二输入接口32输入功能时钟信号，信号切换子模块13连接输入接口30和输入扫描寄存器112，信号切换子模块13用于与第一输入接口31或第二输入接口32连接，以使得第一输入接口31与输入扫描寄存器112连接，或第二输入接口32与输入扫描寄存器112连接。在其他实施方式中，输入接口30为一个，输入信号可根据预设的测试协议(如组件链接语言协议(Instrument connectionlanguage，ICL)、测试单元描述语言协议(Test core description，TCD)、过程描述语言协议(Procedure description language，PDL)等)及待测试的时域电路20的频率确定，例如根据预设的测试协议和待测试的时域电路20的频率确定每个时域电路20对应的转换时钟信号和功能时钟信号的频率和时序，如在输入输入信号时，先输入第一预定时长的转换时钟信号，再输入第二预定时长的功能时钟信号。

信号切换子模块13可根据预设的测试协议确定切换时间，例如，在测试时，信号切换子模块13先控制第一输入接口31和输入扫描寄存器112连接第一预定时长，以使得输入扫描寄存器112接收转换时钟信号，然后输出扫描寄存器113根据转换时钟信号分别输出第一复位测试信号(复位输出扫描寄存器1131输出)、第一模式切换信号(模式输出扫描寄存器1132输出)和第一时钟测试信号(时钟输出扫描寄存器1133输出)。其中，第一模式切换信号控制模式选择模块12的选择器121的工作模式为测试模式，然后模式选择模块12将第一复位测试信号输出到待测试扫描寄存器22以进行激励，以第一复位测试信号对待测试扫描寄存器22进行复位。第一时钟测试信号输出到时域电路20的时钟控制单元21，以控制时钟控制单元21开启，时钟控制单元21根据片上时钟控制装置10输出的时钟控制信号(如图1中根据“Shift_clock”生成的“Clock_out1”)，控制待测试扫描寄存器22以时钟控制信号对应的时钟频率进行工作。

然后信号切换子模块13控制第二输入接口32和输入扫描寄存器112连接第二预定时长，以使得输入扫描寄存器112接收功能时钟信号，然后输出扫描寄存器113根据功能时钟信号分别输出第二复位测试信号(复位输出扫描寄存器1131输出)、第二模式切换信号(模式输出扫描寄存器1132输出)和第二时钟测试信号(时钟输出扫描寄存器1133输出)。其中，第二模式切换信号控制模式选择模块12的选择器121的工作模式为捕获模式，然后模式选择模块12将第二复位测试信号输出到待测试扫描寄存器22，以第二复位测试信号对待测试扫描寄存器22进行复位。第二时钟测试信号输出到时域电路20的时钟控制单元21，以控制时钟控制单元21开启，时钟控制单元21根据片上时钟控制装置10输出的时钟控制信号(如图1中根据“Func_clock”生成的“Clock_out2”)，控制待测试扫描寄存器22以该时钟控制信号对应的时钟频率进行工作。

在待测试扫描寄存器22依次经过第一复位测试信号和第二复位测试信号复位完成后，待测试扫描寄存器22能够生成测试结果信号。芯片100还包括处理电路40，处理电路40通过比较测试结果信号和预设的标准信号的差异即可确定故障情况并输出故障信息，如测试结果信号和预设的标准信号相同则确定该待测试扫描寄存器22未出现故障，此时输出的故障信息为“正常”，而测试结果信号和预设的标准信号不相同则确定该待测试扫描寄存器22出现故障，此时输出的故障信息为“损坏”。如此，可通过芯片100快速确定待测试扫描寄存器22的故障情况并输出故障信息，处理器200可直接获取芯片100输出的故障信息，无需占用处理器200的运算资源。

本申请实施方式的片上时钟控制装置10、芯片100和芯片测试系统1000中，片上时钟控制装置10仅用于测试频率相同的一个或多个时域电路20，片上时钟控制装置10只需与对应的一个或多个频率相同的时域电路20通过走线连接即可，无需与其他频率不同的时域电路20连接，走线长度较短，布局简单，克服了时序难以收敛的问题。另外，每个时域电路20中的异步复位测试及时钟控制均通过时域电路20对应的片上时钟控制装置10的模式选择模块12进行，解决了不同频率的时域电路20里面的异步复位测试及时钟控制共用一个模式选择模块12，导致测试准确性下降的弊端。

请参阅图1和图4，本申请实施方式的由片上时钟控制装置10使用的测试方法包括：

011：根据预设的测试协议确定片上时钟控制装置10接收的输入信号；

012：将输入信号的转换时钟信号和功能时钟信号发送给扫描寄存器111的输入扫描寄存器112；

013：将转换时钟信号和功能时钟信号输入扫描寄存器的111输出扫描寄存器113，以分别输出第一测试信号和第二测试信号；

014：将第一测试信号和第二测试信号依次输入到频率相同的一个或多个时域电路20中的待测试扫描寄存器22，以对待测试扫描寄存器22进行复位，并获取待测试扫描寄存器22生成的表征故障情况的测试结果信号；

015：比对测试结果信号和预设的标准信号，以确定所述待测试扫描寄存器22的故障信息。

具体地，首先根据预设的测试协议确定输入接口30输入的输入信号，然后将输入信号发送给扫描寄存器111的输入扫描寄存器112，输入扫描寄存器112获取输入信号中与当前时域电路20对应的输入子信号，以作为转换时钟信号和功能时钟信号，转换时钟信号和功能时钟信号存在时序关系，如输入扫描寄存器112先从第一输入接口31接收第一预定时长的转换时钟信号，再从第二输入接口32接收第二预定时长的功能时钟信号。

然后将转换时钟信号和功能时钟信号输入输出扫描寄存器113以分别输出第一测试信号和第二测试信号。将第一测试信号和第二测试信号输入到片上时钟控制装置10的模式选择模块12，以根据第一测试信号中的第一模式切换信号和第二测试信号中的第二模式切换信号确定模式选择模块12的工作模式。

模式选择模块12根据工作模式输出第一测试信号或第二测试信号到时域电路20中的待测试扫描寄存器22，例如，模式选择模块12接收到第一模式切换信号时，工作模式为测试模式，此时模式选择模块12将第一测试信号中的第一复位测试信号输出到待测试扫描寄存器22，以第一复位测试信号对待测试扫描寄存器22进行复位。在测试模式时，第一时钟测试信号用于控制时钟控制单元21开启，时钟控制单元21根据片上时钟控制装置10输出的时钟控制信号(如图1中根据“Shift_clock”生成的“Clock_out1”)控制连接的待测试扫描寄存器22的时钟频率；

而在模式选择模块12接收到第二模式切换信号时，工作模式为捕获模式，此时模式选择模块12将第二测试信号中的第二复位测试信号输出到待测试扫描寄存器22，以第二复位测试信号对待测试扫描寄存器22进行复位。在捕获模式时，第二时钟测试信号用于控制时钟控制单元21开启，时钟控制单元21根据片上时钟控制装置10输出的时钟控制信号(如图1中根据“Func_clock”生成的“Clock_out2”)控制连接的待测试扫描寄存器22的时钟频率；

在待测试扫描寄存器22依次经过第一复位测试信号和第二复位测试信号复位后，待测试扫描寄存器22能够产生测试结果信号，通过比较测试结果信号和预设的标准信号的差异即可确定故障信息。

本申请实施方式的测试方法中，片上时钟控制装置10仅用于测试频率相同的一个或多个时域电路20，片上时钟控制装置10只需与对应的一个或多个频率相同的时域电路20通过走线连接即可，无需与其他频率不同的时域电路20连接，走线长度较短，布局简单，克服了时序难以收敛的问题。另外，每个时域电路20中的异步复位测试及时钟控制均通过时域电路20对应的片上时钟控制装置10的模式选择模块12进行，解决了不同频率的时域电路20里面的异步复位测试及时钟控制共用一个模式选择模块12，导致测试准确性下降的弊端。

在本说明书的描述中，参考术语“某些实施方式”、“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个，除非另有明确具体的限定。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。