一种具有识别和排序功能的四字符忆阻神经网络电路

技术领域

本发明涉及数模电路的技术领域，尤其涉及一种具有识别和排序功能的四字符忆阻神经网络电路。

背景技术

人工神经网络是人工智能领域的一个研究热点，其在生物识别，预测估计，模式识别，机器人控制等方面显示出良好的智能特性。在基于冯·诺伊曼结构的传统数字计算机上构建一个类似人类大脑的机制是一项艰巨的任务。数字计算机通常按顺序处理信息，而大脑则并行处理信息。与数字计算机相比，生物大脑更灵活，更容易学习新事物。为了有效地实现生物大脑的功能，需要新的计算体系结构。

1971年，Chua教授创造性地提出了一种定义电荷与磁通关系的基本元件并将其命名为忆阻器。2008年，忆阻器被Strukov教授和其在惠普实验室的同事发明。忆阻器的记忆作用类似于生物神经系统中突触的功能。忆阻器因其纳米尺寸、非易失性以及与CMOS集成而更适合于电子突触。随后，许多研究表明，忆阻器可以作为电子突触，突触的权重可以用忆阻器的电导来表示。记忆电阻与神经网络的结合可以大大简化电路结构，优化信息处理能力。因此，忆阻器为突触硬件电路的设计提供了一种新技术。

传统的数字识别方法在有干扰的情况下不能很好地识别，而Hopfield神经网络的联想记忆功能在这方面有很大的优势。Hopfield神经网络和学习算法最早由美国物理学家霍普菲尔德于1982年提出，曾为人工神经网络的发展开辟了新的研究途径。此外，利用层次神经网络的不同结构特征和学习方法，对生物神经网络的记忆机制进行了模拟，得到了满意的结果。通过构建互补金属氧化物半导体电路作为突触，实现了具有大芯片面积和高功耗的Hopfield神经网络。基于忆阻的人工神经网络为图像识别技术的发展提供了基础，也有人提出了基于忆阻的联想记忆神经网络电路。基于忆阻的神经网络凭借其独有的优势，获得了极大地发展。

发明内容

针对现有人工神经网络依赖于冯·诺伊曼结构，需要消耗大量计算力的技术问题，因此，基于人工神经网络需要新的计算体系结构，本发明提出一种具有识别和排序功能的四字符忆阻神经网络电路，能同时对四个字母进行识别，并将最终结果收敛为单词WHAT的形式。

本发明的技术方案是这样实现的：

一种具有识别和排序功能的四字符忆阻神经网络电路，包括字符识别模块、信号处理模块和收敛模块，字符识别模块的输入端分别与字符输入信号、时钟信号相连接，字符识别模块的输出端与信号处理模块的输入端相连接，信号处理模块的输出端与收敛模块的输入端相连接，收敛模块的输出端输出四字符忆阻神经网络电路的输出信号；所述字符识别模块包括迭代子模块和计算子模块，迭代子模块的输入端分别与字符输入信号、时钟信号相连接，迭代子模块的输出端与计算子模块的输入端相连接，计算子模块的输出端分别与信号处理模块的输入端、反馈放大器的输入端相连接，反馈放大器的输出端与迭代子模块的输入端相连接。

所述计算子模块包括计算单元CAL

所述第一忆阻器阵列包括625个忆阻器，第一忆阻器阵列的大小为25×25；所述第一放大器设有25个，第一逆变器设有25个；第一忆阻器阵列的每列忆阻器均连接有一个第一放大器，第一放大器与第一逆变器一一对应连接，第一放大器的反相输入端通过电阻与第一放大器的输出端相连接。

所述忆阻器包括组合开关和忆阻M，组合开关包括第一缓冲器、反相器INV′和开关K，第一缓冲器的输入端和反相器INV′的输入端的公共端为忆阻器的输入端，第一缓冲器的输出端或反相器INV′的输出端与开关K的一端相连接，开关K的另一端与忆阻M的一端相连接，忆阻M的另一端为忆阻器的输出端。

所述迭代子模块包括100个迭代器单元，每个迭代器单元均包括第一D触发器、第二D触发器和第二缓冲器；第一D触发器和第二D触发器的输入端I均与字符输入信号相连接，第一D触发器和第二D触发器的时钟端子均与时钟信号相连接，第一D触发器的输入端II与反馈放大器的输出端相连接，第一D触发器的输出端与第二D触发器的输入端II相连接，第二D触发器的输出端与第二缓冲器的反相输入端相连接，第二缓冲器的正相输入端接地，第二缓冲器的输出端与第一忆阻器阵列相连接。

所述时钟信号包括第一时钟信号和第二时钟信号，第一时钟信号与第一D触发器的时钟端子相连接，第二时钟信号与第二D触发器的时钟端子相连接。

所述第一D触发器包括第一与非门、第二与非门、第三与非门、第四与非门和第二逆变器；第一与非门的输入端分别与反馈放大器的输出端、第一时钟信号相连接，第一与非门的输出端与第三与非门的输入端相连接；第二与非门的输入端分别与第一时钟信号、第二逆变器的输出端相连接，第二逆变器的输入端与反馈放大器的输出端相连接，第二与非门的输出端与第四与非门的输入端相连接；第三与非门上设有S端子，第三与非门的S端子与字符输入信号相连接，第三与非门的输出端分别与第四与非门的输入端、第二D触发器的输入端相连接；第四与非门上设有R端子，第四与非门的R端子与字符输入信号相连接，第四与非门的输出端与第三与非门的输入端相连接；

所述第二D触发器均包括第五与非门、第六与非门、第七与非门、第八与非门和第三逆变器；第五与非门的输入端分别与第三与非门的输出端、第二时钟信号相连接，第五与非门的输出端与第七与非门的输入端相连接；第六与非门的输出端分别与第二时钟信号、第三逆变器的输出端相连接，第三逆变器的输入端与第三与非门的输出端相连接，第六与非门的输出端与第八与非门的输入端相连接；第七与非门上设有S端子，第七与非门的S端子与字符输入信号相连接，第七与非门的输出端分别与第八与非门的输入端、第二缓冲器的输入端相连接；第八与非门上设有R端子，第八与非门的R端子与字符输入信号相连接，第八与非门的输出端与第七与非门的输入端相连接。

所述信号处理模块包括加法器单元AD

所述收敛模块包括第二忆阻器阵列、第四放大器和第四逆变器；第二忆阻器阵列的输入端分别与第一比较器的输出端相连接，第二忆阻器阵列的输出端与第四放大器的输入端相连接，第四放大器的输出端与第四逆变器的输入端相连接，第四逆变器的输出端输出四字符忆阻神经网络电路的输出信号。

所述第二忆阻器阵列包括64个忆阻器，第二忆阻器阵列的大小为8×8；所述第四放大器设有8个，第四逆变器设有8个；第二忆阻器阵列的每列忆阻器均连接有一个第四放大器，第四放大器的反相输入端通过忆阻R

与现有技术相比，本发明产生的有益效果为：

1)本发明提出的Hopfield神经网络是由忆阻器构造的，以保证权值可以反复训练；权值可以用记忆电阻和运算放大器组成的突触电路来表示，以获取正突触权值和负突触权值；

2)本发明改善了现有人工神经网络依赖于冯·诺伊曼结构，需要消耗大量计算力的问题，基于忆阻器的神经网络电路能够同时识别和排序被噪音干扰的四个字符，这一功能对人工智能的发展具有十分重要的意义。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的神经元的电路图。

图2为本发明的计算子模块的电路图。

图3为本发明的迭代子模块的电路图。

图4为本发明的字符识别模块的电路图。

图5为本发明的信号处理模块的电路图。

图6为本发明的收敛模块的电路图。

图7为本发明的完整的电路图

图8为本发明的两类时钟输入仿真图。

图9为本发明的说明示意图。

图10为本发明的字符识别模块仿真结果图。

图11为本发明的最终仿真结果图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图7所示，本发明实施例提供了一种具有识别和排序功能的四字符忆阻神经网络电路，包括字符识别模块、信号处理模块和收敛模块，字符识别模块的输入端分别与字符输入信号、时钟信号相连接，字符识别模块的输出端与信号处理模块的输入端相连接，信号处理模块的输出端与收敛模块的输入端相连接，收敛模块的输出端输出四字符忆阻神经网络电路的输出信号；所述字符识别模块包括迭代子模块和计算子模块，迭代子模块的输入端分别与字符输入信号、时钟信号相连接，迭代子模块的输出端与计算子模块的输入端相连接，计算子模块的输出端分别与信号处理模块的输入端、反馈放大器的输入端相连接，反馈放大器的输出端与迭代子模块的输入端相连接。其中，迭代子模块有三种输入端，第一种是SR端子控制的初始输入端，第二种是控制时钟触发的时钟信号端子，第三种是从计算子模块反馈回来的输入端。

具体地，字符识别模块采用四个CR单元对带噪声的字符图像进行处理。主要包括计算子模块和迭代子模块。通过计算子模块的处理功能和迭代子模块的迭代效应，可以识别出受噪声干扰的四幅字符图像“W”、“H”、“A”、“T”。采用四个加法器单元实现了具有简化电路功能的信号处理模块。在信号处理模块中，将来自字符识别模块的100个输出信号处理成八个输出信号，并对这八个输出信号赋予抽象意义。收敛模块是通过设计一个全连接的忆阻神经网络电路来实现的，该全连接的忆阻神经网络电路可以将24种排序情况收敛到一种情况(WHAT)。

如图2所示，计算子模块由于每个字符能够被映射为一个5×5矩阵，即每个字符有25个输入，那么四个字符将有100个输入。所述计算子模块的输入端与迭代子模块的输出端一一对应连接，计算子模块的每25个输入信号串联一个忆阻器阵列，忆阻器阵列的输出端与100个运算放大器的一个输入端一一对应连接，运算放大器的另一个输入端都接地。100个反相器的输入端与运算放大器的输出端一一对应连接，反相器的输出端输出计算子模块的输出信号。

所述计算子模块包括计算单元CAL

所述第一忆阻器阵列包括625个忆阻器，第一忆阻器阵列的大小为25×25；所述第一放大器设有25个，第一逆变器设有25个；第一忆阻器阵列的每列忆阻器均连接有一个第一放大器AM，第一放大器AM与第一逆变器一一对应连接，第一放大器AM的反相输入端通过电阻R

图1给出了本发明实施例设计的基本神经元电路，第一缓冲器OP和反相器INV′的输入端作为总输入端，第一缓冲器OP的输出端或反相器INV′的输出端连接在开关K的一端，将第一缓冲器OP、反相器INV′和开关K并称为组合开关，组合开关的另一端串联了忆阻M。第一放大器AM的反相输入端与忆阻M相连接，第一放大器AM的反相输入端通过忆阻R

具体地，计算子模块包括单元CAL

为了将计算子模块的输出信号反馈到信号输入端，设计了迭代子模块。如图3所示，所述迭代子模块的输出信号通过计算子模块反复反馈到迭代子模块的输入信号端口。所述迭代子模块包括100个迭代器单元，每个迭代器单元均包括第一D触发器、第二D触发器和第二缓冲器OP

所述时钟信号包括第一时钟信号CL

所述第二D触发器均包括第五与非门NAND

具体地，迭代子模型由100个迭代单元组成，分别为ITE

迭代子模块的迭代单元中，ITE

如图4所示，所述字符识别模块包括计算子模块和迭代子模块。计算子模块处理从迭代子模块接收到的信息，并将结果返回到迭代子模块的输入端。为了便于迭代子模块的逻辑操作，增加了阈值电压为0.8v的缓冲器。缓冲器的输入端与计算子模块中的输出信号一一对应连接，另一个输入端接地，缓冲器的输出端与迭代子模块的输入端一一对应连接。计算子模块的输出信号通过缓冲器OP

如图5所示，所述信号处理模块包括加法器单元AD

具体地，在加法器单元中记忆电阻M

如图6所示，所述收敛模块使用基于忆阻器的神经网络将多个输入情况转换为一个输出情况。收敛模块由基于忆阻器的全连接神经网络电路组成。所述收敛模块包括第二忆阻器阵列、第四放大器AM

第二忆阻器阵列的水平方向连接输入信号，垂直方向与八个放大器的一个输入端连接，放大器的另一输入端接地，第四放大器AM

如图8所示，迭代子模块，由于输出状态为“1”和“-1”，输入信号的初始状态可以分为两种。当输出状态为“1”时，将输入信号设置为类型1；当输出状态为“-1”时，输入信号设置为类型2。为了更清楚地显示迭代步骤，将延迟时间设置为1us，每个ITE单元的两个D触发器在CL

如图9所示，将有噪声的字符图像转换为4个5×5矩阵，并将每个矩阵中的元素值预设为图8中各ITE单元初始值状态。“1”和“-1”表示电路中两种类型的输入状态。当元件的输入状态为“-1”时，ITE单元对应的输入信号设为类型1；当元件的输入状态为“1”时，ITE单元对应的输入信号设为类型2。如图9(a)所示，序号1的元素值为“1”，则ITE

字符识别模块电路的仿真如图10所示，四个字符“W”、“H”、“A”、“T”的仿真分别对应图10(a)-(d)。O

如图11所示，信号处理模块用于简化输出信号，四个字符用四个二进制数字来代替，因此，两个信号表示一个字符。“W”、“H”、“A”、“T”的特征分别表示为“00”、“01”、“10”、“11”。O

最终收敛结果如图11(b)所示，收敛模块被用于实现单词(WHAT)，I

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。