具有指数增长型响应数量的PUF电路及加密装置

技术领域

本申请涉及IP保护技术领域，具体而言，涉及一种具有指数增长型响应数量的PUF电路及加密装置。

背景技术

PUF(Physically Unclonable Function)即物理不可克隆函数技术，在实际应用中，一方面可以提供ID认证所需的二进制安全信息，另一方面借助PUF的函数特性能够辅助其他安全算法实现数据的加密、签名等功能。PUF技术是由能够产生输出的电路、组件、过程或其他实体来实现的，是一种具体的物理结构产生的函数。由于生产过程中存在微小差异，使得PUF的输入输出关系具有随机性、不可预测性、不可克隆性，通常把PUF的输入称为挑战信号(challenge)，输出称为响应信号(response)。PUF是一种物理熵源，基于物理熵源随机性的ID生成认证或者数据加密的过程更加安全，不易被现有的解密算法攻破。

当前市面上主流的可集成PUF方案之一就是SRAM PUF。SRAM(Static Random-Access Memory)是一种集成电路中常用的结构。SRAM PUF就是借助SRAM阵列的随机特性实现PUF的激励响应关系，即借助SRAM的结构实现函数映射的特性，同时因为物理随机性满足不同SRAM阵列之间的映射关系不同。由于SRAM可能会因为电路中的噪声产生跳变，输出的数值发生变化，使得在某些情况下函数的映射关系不能满足，所以在实际使用中需要纠错码来解决这一问题，保证数据的稳定。

从定义上来说，PUF按照挑战响应对(CRP,challenge-response pairs)的数量分为强PUF和弱PUF，SRAM由于其特性一般属于弱PUF。具体来说，常规的SRAM PUF的实现是借助每一个SRAM单元生成1bit随机的二进制数值，多个SRAM单元组成一行并行输出，成为PUF的响应信号，从应用的角度也可以称之为密钥；每行分配一个地址，该地址为SRAM PUF的挑战信号。举例来说，对于一个32x127大小的SRAM阵列，每次输出127bit长度的响应，按照常规方案只能有32种挑战(也可以说是32个127bit的密钥)，对应的模块地址脚最少为5个(2^5＝32)。

上述常规方案存在有限面积下响应数量过少的问题，因此直接导致了SRAM PUF是一种弱PUF。如果实际需求中想要增加响应，由于每个SRAM单元只为一个响应提供了数值，没有进行复用，因此需要添加SRAM单元构成新的一行，同时增加地址才能满足要求。此时响应的数量为：

对于集成电路来说，SRAM作为器件的一种，其数量m和所占芯片面积s是接近线性正相关的：s≈k×m(k∈R,k>0)，因此可以得到，PUF的芯片面积和响应的数量关系为：s≈k×n×z(k∈R,k>0)。从公式中可以看到这种方案下的芯片面积和响应的数量呈线性关系。在芯片面积有限的情况下，响应的总数(或CRP的总数)并不大，这种方案的SRAM PUF仍然属于弱PUF的范畴。

如果采用简单复用SRAM单元的方案进行改进，即每增加一个响应就增加一条用于输出响应的电路，这会导致平均到每个SRAM单元的面积增加。假设共增加了q条电路(相当于q个响应)，对于单个SRAM单元来说每条线路增大的面积为h，则有：

综上，现有的增加PUF中响应数量(CRP数量)的方式中，在增加响应数量的同时，芯片面积会随着响应数量的增加呈线性增长，导致在芯片面积有限的情况下，PUF依然是弱PUF。

发明内容

本申请的主要目的在于提供一种具有指数增长型响应数量的PUF电路及加密装置，解决现有的增加PUF中响应数量(CRP数量)的方式在芯片面积有限的情况下，PUF强度较弱的问题。

为了实现上述目的，根据本申请的第一方面，提供了一种具有指数增长型响应数量的PUF电路，所述电路包括具有PUF特性的单元存储阵列、纠错码电路、寄存器响应选择阵列，单元存储阵列、纠错码电路、寄存器响应选择阵列依次相连：

所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路稳定的输入到寄存器响应选择阵列，在寄存器响应选择阵列中进行逻辑组合后输出得到最终的响应结果；

其中逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。

可选的，所述PUF为单元型PUF，所述寄存器响应选择阵列与所述单元存储阵列的排列相同。

可选的，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列中每个存储单元的输入线相连：

单元存储阵列的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列中所有存储单元的遍历纠错。

可选的，所述PUF为SRAM PUF或蝴蝶PUF，所述单元存储阵列为SRAM阵列或butterfly阵列。

可选的，所述PUF为SRAM PUF，所述单元存储阵列为SRAM阵列，所述响应结果的数量与芯片面积的关系如下：

s≈2b(k+r)log

其中，s为芯片面积，b为响应码长，k为每个SRAM单元所占的面积，r为寄存器响应选择阵列中平均每个寄存器的所占的面积，其中r包含选择器所占的面积，g为controller模块所占的芯片面积，z为响应结果的数量。

为了实现上述目的，根据本申请的第二方面，提供了另一种具有指数增长型响应数量的PUF电路，所述电路包括具有PUF特性的单元存储阵列、纠错码电路，单元存储阵列和纠错码电路相连：

所述单元存储阵列在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路重新输入到所述单元存储阵列后，通过逻辑组合电路对所述单元存储阵列再次的输出值进行逻辑组合后输出得到最终的响应结果；

其中逻辑组合电路为：单元存储阵列中，每两行存储单元为一组，每组中同一列的两个存储单元的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。

可选的，所述PUF为单元型PUF。

可选的，所述纠错码电路包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列中每个存储单元的输入线相连：

单元存储阵列的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列中所有存储单元的遍历纠错。

可选的，所述电路还包括Address selector模块，Address selector模块分别与所述controller模块以及所述单元存储阵列相连：

所述Address selector模块，用于将经过纠错后的输出值依次重新输入到单元存储阵列。

所述PUF为单元型PUF。

为了实现上述目的，根据本申请的第三方面，提供了一种基于PUF的数据加密装置，其特征在于，所述装置包括：PUF模块、处理器、加密模块，所述PUF模块包括上述第一方面或者第二方面中任意一项所述的具有指数增长型响应数量的PUF电路：

所述PUF模块，用于基于具有指数增长型响应数量的PUF电路输出的响应数据生成加密密钥；

所述处理器，用于从所述PUF模块中获取加密密钥，并将所述加密密钥发送至加密模块；

所述加密模块，用于利用所述加密密钥对数据进行加密。

在本申请实施例中，具有指数增长型响应数量的PUF电路及加密装置中，通过纠错码电路对具有PUF特性的单元存储阵列的输出进行纠错，可以保证输出值的稳定，另外，通过寄存器响应选择阵列对输出值进行逻辑组合后输出得到最终的响应结果，该逻辑组合为每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果，这样的组合逻辑会使芯片面积与响应结果的数量成对数关系，即提升响应结果的数量时，芯片对应所需的面积增大量逐渐变小。因此与现有的方式相比，在芯片面积一定的情况下，本申请的方式实现指数量级地提升。另外，寄存器的选择器和异或电路是组合电路，响应速度很快，由于寄存器中的数值不需要纠错码电路的纠错，输入数据(challenge信号)后可以实现ns级别的信号响应。此外，由于寄存器这一电路器件不是非易失性存储(NVM)，不具有掉电后数据存储的功能，所以当芯片整体断电后，单元存储阵列的数据不会存储在电路中，实现了信任根的随用随生成和安全保护。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，使得本申请的其它特征、目的和优点变得更明显。本申请的示意性实施例附图及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例提供的一种具有指数增长型响应数量的PUF电路的组成结构图；

图2是根据本申请实施例提供的一种包含单元存储阵列的纠错码电路的结构示意图；

图3根据本申请实施例提供的一种寄存器响应选择阵列的电路原理图；

图4是根据本申请实施例提供的一种单元存储阵列为SRAM阵列的包含纠错电路的SRAM阵列示意图；

图5是根据本申请实施例提供的另一种具有指数增长型响应数量的PUF电路的组成结构图；

图6是根据本申请实施例提供的一种Address selector模块与controller模块和单元存储阵列连接的电路原理图；

图7是根据本申请实施例提供的一种Address selector模块与controller模块和SRAM阵列连接的电路原理图；

图8是根据本申请实施例提供的一种基于PUF的数据加密装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

实施例1：

根据本申请实施例，提供了一种具有指数增长型响应数量的PUF电路，如图1所示，所述电路包括具有PUF特性的单元存储阵列11、纠错码电路12、寄存器响应选择阵列13，单元存储阵列11、纠错码电路12、寄存器响应选择阵列13依次相连：

所述单元存储阵列11在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路12稳定的输入到寄存器响应选择阵列13，在寄存器响应选择阵列13中进行逻辑组合后输出得到最终的响应结果；其中逻辑组合为：每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。

需要说明的是，寄存器响应选择阵列13与单元存储阵列11的排列相同，比如单元存储阵列11为32×254，则寄存器响应选择阵列13也为32×254。

具体的，纠错码电路12为纠错码算法功能电路，如图2所示，纠错码电路12包括纠错码模块121、ROM存储模块122、controller模块123，其中，纠错码模块121分别与ROM存储模块122、controller模块123、以及单元存储阵列11的输出线相连，controller模块123与地址单元(ADDRESS)相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列11中每个存储单元的输入线相连：

单元存储阵列11的输出线接入纠错码模块121后通过ROM存储模块122中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块121通过decoder和controller模块123的配合实现对单元存储阵列11中所有存储单元的遍历纠错。

具体的，如图3所示，为本申请提供的一种寄存器响应选择阵列13的电路原理图，其中，每个Reg单元代表一个寄存器，mux为二选一的选择器，{C1,C2,C3,...,Cn}为寄存器响应选择阵列13的输入，{R0,R1,R2,...,R

结合具体的示例进行说明，假设寄存器响应选择阵列13为32×254，即m＝254，n＝32，在寄存器响应选择阵列13获得了由controller模块123输入的数据以后，每个寄存器都有固定的输出值。“Reg_11”和“Reg_21”寄存器的输出接到mux的输入端，由C1接口控制选择某一个输出，这个输出值会和C2接口控制的输出值进行异或，最后将所有的mux值异或得到1bit R1成为最终输出。每两行一组，“Reg_31”和“Reg_41”的输出也由C1进行选择，这两行的输出最终为R2，以此类推，对于32×254大小的register阵列，其输入值为{C1,C2,C3,...,C32}，输出值为{R0,R1,R2,...,R127}，也即输入的空间为2^32种，输出值的总空间为2^127种。

基于上述电路的结构分析，本申请实施例中的方案，响应结果总数z与单元存储阵列11中存储单元的数量a、响应码长b之间的关系为：

由上式可知，z和a/b呈指数关系。当码长b一定的时候，增大a的数量可以指数倍增长响应的数量。而对于芯片的面积s，设寄存器响应选择阵列13中平均每个寄存器(包含mux)的所占的面积为r，s与a满足如下关系：

s≈a(k+r)log

其中g为controller模块123所占的芯片面积，k为每个SRAM单元所占的面积，(k∈R,k>0)。则可以得到：

s≈2b(k+r)log

由上式可知，s和z呈对数关系，即当z的值变大时，芯片的面积s增长量会逐渐变小。

从以上描述，可以看出具有指数增长型响应数量的PUF电路中，通过纠错码电路对具有PUF特性的单元存储阵列的输出进行纠错，可以保证输出值的稳定，另外，通过寄存器响应选择阵列对输出值进行逻辑组合后输出得到最终的响应结果，该逻辑组合为每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果，这样的组合逻辑会使芯片面积与响应结果的数量成对数关系，即提升响应结果的数量时，芯片对应所需的面积增大量逐渐变小。因此与现有的方式相比，在芯片面积一定的情况下，本申请的方式实现指数量级地提升。另外，寄存器的选择器和异或电路是组合电路，响应速度很快，由于寄存器中的数值不需要纠错码电路的纠错，输入数据(challenge信号)后可以实现ns级别的信号响应。此外，由于寄存器这一电路器件不是非易失性存储(NVM)，不具有掉电后数据存储的功能，所以当芯片整体断电后，单元存储阵列的数据不会存储在电路中，实现了信任根的随用随生成和安全保护。

进一步的，本申请实施例的PUF为单元型PUF，比如可以为SRAM PUF或蝴蝶PUF，对应的单元存储阵列为SRAM阵列或butterfly阵列。

结合具体示例，给出一种单元存储阵列为SRAM阵列的包含纠错电路的SRAM阵列示意图，如图4所示，其中SRAM的阵列大小为m×n；左侧Decoder模块将ADDRESS(地址单元)的数值转换为SRAM对应的行；每个SRAM单元包含一个输入(Word Line,WL)和输出(Bit Line,BL)线，当WL为1时BL输出有效，否则输出为高阻态；ECC(Error Correction Code,纠错码)模块借助ROM中存储的helpdata对decoder选中的SRAM行进行纠错，借助controller模块实现遍历SRAM阵列中所有行，将每一行的SRAM数值分别送到图3中对应的register行中。举例来说，对于32×254大小的SRAM阵列，通过decoder和controller的配合遍历阵列中的1～32行，分别对每行进行纠错，使每行的数据保持多次上电数值不变。最后controller将1～32行的数据按行输入到32×254大小的register阵列中。

实施例2：

根据本申请实施例，提供了另一种具有指数增长型响应数量的PUF电路，如图5所示，所述电路包括具有PUF特性的单元存储阵列21、纠错码电路22，单元存储阵列21和纠错码电路22相连：

所述单元存储阵列21在外部挑战信号作用下，产生具有PUF特性的响应，该响应通过纠错码电路22重新输入到所述单元存储阵列21后，通过逻辑组合电路对所述单元存储阵列21再次的输出值进行逻辑组合后输出得到最终的响应结果；

其中逻辑组合电路为：单元存储阵列21中，每两行存储单元为一组，每组中同一列的两个存储单元的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果。

其中，纠错码电路22与实施例1中的相同，也包括纠错码模块、ROM存储模块、controller模块，其中，纠错码模块分别与ROM存储模块、controller模块、以及单元存储阵列21的输出线相连，controller模块与地址单元相连，其中地址单元与解码器decoder相连，解码器decoder与单元存储阵列21中每个存储单元的输入线相连：单元存储阵列21的输出线接入纠错码模块后通过ROM存储模块中的helpdata对解码器decoder选中的存储单元进行纠错，纠错码模块通过decoder和controller模块的配合实现对单元存储阵列21中所有存储单元的遍历纠错。

本实施例中与实施例1中的电路的主要区别在于，取消寄存器响应选择阵列中的寄存器阵列，借助controller模块将修正的响应值重新输入到单元存储阵列中，即将单元存储阵列替换寄存器阵列。具体的电路图如图6所示，其中，controller模块的输出通过Address selector模块重新输入到单元存储阵列中。Address selector模块分别与所述controller模块以及所述单元存储阵列相连：Address selector模块将经过纠错后的输出值依次重新输入到单元存储阵列。

具体的，本实施例中是借助Address selector模块和decoder模块(log2m to mdecoder)的配合，经过纠错码模块纠错的PUF数据按列依次输入到单元存储阵列中，在第二次上电以后出现跳变的存储单元将会被纠错码模块纠正。

每次重新上电后，单元存储阵列都会输入恒定的序列，在单元存储阵列的数据稳定以后，每个存储单元的输出会进入一个数据选择器，这个数据选择器的阵列结构构成了PUF的输入C和R，C是每列数据选择器的选择端，R是经过每两行(存储单元)异或操作以后输出的数值。具体的跟前述实施例1中的寄存器中的异或的原理相同。此处不再赘述。

进一步的，本申请实施例的PUF也与实施1中也相同，主要是单元型PUF，比如可以为SRAM PUF或蝴蝶PUF，对应的单元存储阵列为SRAM阵列或butterfly阵列。

结合具体示例，给出一种单元存储阵列为SRAM阵列的电路原理图，如图7所示，其中SRAM的阵列大小为m×n；左侧Decoder模块将ADDRESS(地址单元)的数值转换为SRAM对应的行；每个SRAM单元包含一个输入(Word Line,WL)和输出(Bit Line,BL)线，当WL为1时BL输出有效，否则输出为高阻态；ECC(Error Correction Code,纠错码)模块借助ROM中存储的helpdata对decoder选中的SRAM行进行纠错，借助controller模块和decoder模块(log2mto m decoder)的配合，经过ECC模块(纠错码模块)纠错的PUF数据按列依次输入到SRAM阵列中，在第二次上电以后出现跳变的SRAM cell将会被ECC模块纠正。

每次重新上电后，SRAM阵列都会输入恒定的序列，在SRAM数据稳定以后，每个SRAMcell的输出会进入一个数据选择器，这个数据选择器的阵列结构构成了PUF的输入C和R，C是每列数据选择器的选择端，R是经过每行异或操作以后输出的数值。

本实施例中的具有指数增长型响应数量的PUF电路原理与实施例1中的相同，只是将寄存器响应选择阵列替换为了单元存储阵列，因此根据该实施例中的电路，得到的芯片面积与响应数量之间的关系也是不变的，即芯片面积和响应结果的数量的对数线性相关，即提升响应结果的数量时，芯片对应所需的面积增大量逐渐变小。

从以上的描述中，可以看出，本申请实施例的具有指数增长型响应数量的PUF电路中，通过纠错码电路对单元存储阵列的输出进行纠错，可以保证输出值的稳定，另外，通过单元存储阵列对输出值进行逻辑组合后输出得到最终的响应结果，该逻辑组合为每两行寄存器为一组，每组中同一列的两个寄存器的输出增加一个二选一选择器输出，再将同一组的不同列的两个选择器的输出结果逐次进行异或，得到一个最终的输出值；将所有分组的最终输出值按序拼接得到最终的响应结果，这样的组合逻辑会使芯片面积与响应结果的数量成对数关系，即提升响应结果数量时，芯片对应所需的面积增大量逐渐变小。因此与现有的方式相比，在芯片面积一定的情况下，本申请的方式实现指数量级地提升。另外，选择器和异或电路是组合电路，响应速度很快。

另外，由上述实施例1和实施例2中的方案可以看出，本申请中的具有指数增长型响应数量的PUF电路的重点是对纠错后的输出值的逻辑组合的原理和结构。

实施例3：

本申请实施例提供了一种基于PUF的数据加密装置，如图8所示，所述装置包括：PUF模块31、处理器32、加密模块33，所述PUF模块31包括前述实施例1或实施例2中所述的具有指数增长型响应数量的PUF电路：

所述PUF模块31，用于基于具有指数增长型响应数量的PUF电路输出的响应数据生成加密密钥；

所述处理器32，用于从所述PUF模块31中获取加密密钥，并将所述加密密钥发送至加密模块33；

所述加密模块33，用于利用所述加密密钥对数据进行加密。

使用本申请实施例的基于PUF的数据加密装置进行数据的加密，可以大大的提高密钥生成的速度，提高加密的效率。

最后，对本申请实施例的有益效果进行总结：

1、当响应的数量很大时，相比较相同响应数量的常规方案，芯片的面积会更小。相应地，这种方法可以在有限面积内实现指数增加的响应数量，在实际应用当中可以使得本属于弱PUF的SRAM PUF成为强PUF，拓展了SRAM PUF的应用场景。

2、寄存器响应选择阵列的mux和异或电路是组合电路，响应速度很快，由于寄存器中的数值不需要ECC模块的纠错，输入challenge后可以实现ns级别的信号响应，使得SRAMPUF在密钥快速生成的场景有一定的使用价值。

3、由于寄存器这一电路器件不是非易失性存储(NVM)，不具有掉电后数据存储的功能，所以当芯片整体断电后，SRAM阵列的数据不会存储在电路中，保护了信任根。

4、本申请的中的非线性增长响应数量的电路可以应用在单元型的PUF中，除了SRAM PUF外，还可以应用在蝴蝶PUF、VIA BUF等存储单元型的BUF中实现响应数量的非线性增长。

显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。