一种脑电信号处理芯片以及脑电信号处理系统

技术领域

本发明涉及脑电信号处理领域，具体涉及一种脑电信号处理芯片以及脑电信号处理系统。

背景技术

脑电信号中包含了大量的生理与疾病信息，在临床医学方面，脑电信号处理不仅可为某些脑疾病提供诊断依据，而且还为某些脑疾病提供了有效的治疗手段。在工程应用方面，人们也尝试利用脑电信号实现脑－计算机接口(BCI)，利用人对不同的感觉、运动或认知活动的脑电不同，实现对脑电信号的有效的提取和分类。相关技术中，脑电信号处理芯片在处理脑电信号时采用的是传统的FIR滤波器，为了得到良好的滤波效果，需要大量FIR滤波器，大大增加芯片面积。

发明内容

有鉴于此，本发明实施例提供了一种脑电信号处理芯片以及脑电信号处理系统，以解决现有技术中为了得到良好的滤波效果，需要大量FIR滤波器，大大增加芯片面积的缺陷。

根据第一方面，本发明实施例提供一种脑电信号处理芯片，包括：脑电信号采集模块，用于采集脑电信号；IIR滤波器模块，用于对所述脑电信号的目标频带进行滤波；特征提取模块，与所述IIR滤波器模块连接，用于对目标频带的脑电信号进行特征提取。

可选地，脑电信号处理芯片还包括：信号同步模块，一端与所述脑电信号采集模块连接，另一端与所述IIR滤波器模块连接，用于对所述脑电信号进行同步处理。

可选地，所述IIR滤波器模块由八个二阶IIR滤波器级联而成，所述二阶IIR滤波器包括乘法器以及加法器，所述二阶IIR滤波器采用第一时钟频率调用所述乘法器实现乘法运算或采用第一时钟频率调用所述加法器实现加法运算，所述第一时钟频率高于所述二阶IIR滤波器的工作频率。

可选地，所述信号同步模块，包括：至少两级寄存器，用于降低亚稳态概率；计数器，与所述至少两级寄存器的输出端连接，用于拓展所述至少两级寄存器的输出电平周期长度至目标周期长度，实现信号同步。

可选地，所述特征提取模块包括：频带能量计算模块，用于根据布斯编码、压缩器对以下公式进行求解，确定目标频带的脑电信号的能量：

其中，E(i)为频带i的脑电信号能量，N为一个周期内的采样点数，X(m)为在N点时的能量大小。

可选地，所述脑电信号采集模块外部连接第一门控时钟模块；所述IIR滤波器模块外部连接第二门控时钟模块；所述信号同步模块外部连接第三门控时钟模块。

可选地，所述目标频带为0－48HZ。

可选地，所述乘法器为booth乘法器。

根据第二方面，本发明实施例提供一种脑电信号处理系统，包括：如第一方面或第一方面任一实施方式所述的脑电信号处理芯片；蓝牙模块，与所述如第一方面或第一方面任一实施方式所述的脑电信号处理芯片进行连接，用于传输提取出的脑电信号特征。

可选地，脑电信号处理芯片还包括：模数转换模块，与所述第一方面或第一方面任一实施方式所述的脑电信号处理芯片进行连接，用于将模拟脑电信号转换为数字脑电信号。

本发明技术方案，具有如下优点：

1.本实施例提供的脑电信号处理芯片，采用IIR滤波器代替FIR滤波器，在保证良好的滤波效果的基础上，减少了滤波器的使用数量，降低了芯片面积。

2.本实施例提供的脑电信号处理系统，通过外接蓝牙模块，可以实现数据交互，用于控制脑电信号处理芯片以及接受脑电信号处理芯片发出的信息，以形成一个可穿戴的设备。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1－17为本发明实施例中脑电信号处理芯片的具体示例图；

图18为本发明实施例中脑电信号处理系统的一个具体示例图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

本实施例提供一种脑电信号处理芯片，如图1所示，包括：

脑电信号采集模块101，用于采集脑电信号；

IIR滤波器模块102，用于对脑电信号的目标频带进行滤波；

特征提取模块103，与IIR滤波器102连接，用于对目标频带的脑电信号进行特征提取。

示例性地，脑电信号采集模块101可以选用ADS1299芯片。ADS1299芯片采用的为标准的SPI通信协议，其通信协议时序图如图2所示。其中CPOL＝0，CPHA＝1，即在SCLK上升沿切换数据，下降沿采集数据，同时ADS1299有多种控制指令如下表1所示，指令储存在RAM之中，可以通过蓝牙发送地址到RAM去调用相应的指令以实现相应功能。

表1

当脑电信号采集模块101为ADS1299芯片时，其数据采样率为250SPS，即1秒钟可以转换250个数据，即采样频率为250Hz。那么为了使其采样频率保持同步，IIR滤波器模块102也可以采用250HZ的采样频率。

IIR滤波器模块102，用于对脑电信号的目标频带进行滤波，其中，目标频带可以选取任意频带范围，本实施例对目标频带范围不做限定，本领域技术人员可以根据需要确定。脑电信号的节律活动通常由四个频带组成：δ频带(0.1－3Hz)，θ频带(4－7Hz)，α频带(8－12Hz)和β频带(13－25Hz)，25Hz以上的频率称为γ频带。由此可见，在0－48HZ频带内的脑电信号已经能够准确描述大脑状态，为了进一步减小脑电信号处理芯片的数据处理量，可以选取0－48HZ频带内的脑电信号。

本实施例目标频带为0－48HZ为例，由于脑电信号节律活动的四个频带中δ频带(0.1－3Hz)，θ频带(4－7Hz)，α频带(8－12Hz)的频带宽度都是4HZ，那么为了简化电路，实现对0－48HZ的滤波，可以在IIR滤波器模块102中集成12个频带宽度为4HZ的IIR滤波器。IIR滤波器类型可以分为椭圆滤波器，切比雪夫滤波器，巴特沃斯滤波器等，由于椭圆滤波器在阶数相同的条件下有着最小的通带和阻带波动，因此，优选的IIR滤波器的类型可以为椭圆滤波器，本实施例对IIR滤波器模块中的IIR滤波器类型不做限定，本领域技术人员可以根据需要确定。

IIR滤波器模块102可以是任意阶数，经过对不同阶数的滤波器试验比较，发现选择阶数为16阶时，滤波效果较好，因此，本实施例的IIR滤波器模块102，如图3所示，可以由八个二阶IIR滤波器级联为16阶IIR滤波器，上一个二阶IIR滤波器的输出作为下一个二阶IIR滤波器的输入。每一个二阶IIR滤波器其差分方程可以表示为：

a

其中，y(n)为当前输出，y(n－1)以及y(n－2)为滤波器过去的输出，x(n)为当前的输入，x(n－1)以及x(n－2)为滤波器过去的输入，a

根据上述公式(1)，每一个二阶IIR滤波器的内部原理结构图如图4所示，将b

在FPGA中，为了保证数据不溢位，此时每次乘法运算的结果位数为零级点数据位数(24位，ADS1299芯片的转化结果，每一个通道为24位，所以在该系统中的零极点即为24位)与参数位数(由于进行量化处理时的量化倍数为16384，为了防止参数数据溢出，参数位数为16位)之和，所以此时a0＊y(n)是存储在一个40位的寄存器之中。在正常情况下，通过滤波器的信号不会放大，所以此时a0＊y(n)的有效数值不会超过输入的信号大小(24位)，同时为了方便下一节滤波器的输入，则需要取a0＊y(n)低24位作为输出结果，而输出结果在作为下一节滤波器的输入的同时也要送入当前的滤波器所准备的移位寄存器中作为当前时刻对未来时刻输出的反馈。反馈的方式可以是如图7所示，通过打拍处理使得上一时钟的数据在当前时钟仍可被调用，从而达到反馈的效果。

特征提取模块103的作用是从脑电信号中提取出一个生物标志物，该标志物在发作间期和发作期显示出很大的差异，而频带能量可以作为生物标志物，以区分不同状态。

FIR滤波器进行滤波时，想要达到IIR滤波器的同等滤波效果，需要更多的FIR滤波器，本实施例提供的脑电信号处理芯片，采用IIR滤波器代替FIR滤波器，在保证良好的滤波效果的基础上，减少了滤波器的使用数量，降低了芯片面积。

作为本实施例一种可选的实施方式，如图1所示，脑电信号处理芯片还包括：

信号同步模块104，一端与脑电信号采集模块101连接，另一端与IIR滤波器模块102连接，用于对脑电信号进行同步处理。

示例性地，当IIR滤波器模块102中IIR滤波器的采样频率与脑电信号采集模块101的采样频率不同时，则需要进行信号同步。本实施例以脑电信号采集模块101采样频率为250Hz，IIR滤波器模块102中IIR滤波器的采样频率为128HZ为例进行说明。

信号同步模块104，包括：至少两级寄存器，用于降低亚稳态概率；计数器，与至少两级寄存器的输出端连接，用于拓展至少两级寄存器的输出电平周期长度至目标周期长度，实现信号同步。

如图8所示，寄存器1和寄存器2的时钟端采用256HZ，寄存器1的输入端为脑电信号采集模块101的250Hz的采样数据，设寄存器1的亚稳态概率为p

计数器为一位计数器，0－1循环计数，每个周期计数一次，作为选择器的判断信号来控制寄存器3(D触发器)的输入，当计数器输出为1时，寄存器3(D触发器)的输入数据可以再保持一个周期(目标周期长度为输出电平周期的两倍)，当计数器输出为0时，寄存器3(D触发器)接受新的输入信号，具体时序图如图9所示，通过对电平的扩展，可以使得以128Hz为工作时钟的寄存器4的时钟上升沿可以稳定采集到的Q1数据，不会产生建立时间和保持时间的违例，从而避免亚稳态，使得250Hz的数据转化在128Hz的时钟域上，以便于后续128HZ的IIR滤波器模块102使用脑电信号采集模块101通过250Hz采集到的脑电信号。

作为本实施例一种可选的实施方式，IIR滤波器模块102由八个二阶IIR滤波器级联而成，二阶IIR滤波器包括乘法器以及加法器，二阶IIR滤波器采用第一时钟频率调用乘法器实现乘法运算或采用第一时钟频率调用加法器实现加法运算，第一时钟频率高于二阶IIR滤波器模块的工作频率。

示例性地，IIR滤波器模块102的工作频率为128HZ时，第一时钟频率可以是1024Hz。采用1024Hz的第一时钟频率来处理IIR滤波器的计算单元，则128Hz下的一个周期在1024Hz下可以分为8个周期，根据公式(1)可知，IIR滤波器一次滤波需要五次乘法运算，也即，以128Hz的工作频率完成一次滤波需要同时启用5个乘法器，而通过1024HZ的工作频率完成滤波，则可以在5个周期内分别进行乘法运算，因此，仅需要重复使用一个乘法器，减少了4个乘法器，节约了80％计算资源，并且也减小了IIR滤波器模块的面积。对于多个加法运算，也可以对加法器按照上述方式进行时分复用。

对于每一个128HZ的二阶IIR滤波器，采用1024HZ的时钟频率时，其计算公式(1)进行滤波的运算流程如图10所示，在1024Hz的第一个周期载入寄存器中记录的x(n)，y(n)，进行如图7所示的打拍处理，得到上一时刻的反馈信号；在1024Hz的第二个周期到第六个周期依次调用乘法器进行乘法运算；在1024Hz的第七个周期计算零点和与极点和的差；在1024Hz的第八个周期输出y(n)，完成滤波。

作为本实施例一种可选的实施方式，特征提取模块103中可以包括频带能量计算模块，用于根据布斯编码、压缩器对以下公式进行求解，确定目标频带的脑电信号的能量：

其中，E(i)为频带i的脑电信号能量，N为一个周期内的采样点数，X(m)为在N点时的能量大小。当目标频带为0－48，且IIR滤波器模块102中集成12个频带宽度为4HZ的IIR滤波器时，此处的i∈(1,12)。

在特征提取模块103中处理公式(2)的平方计算时，使用了布斯编码以及压缩器来生成和处理部分积，其中，布斯编码包括准值布斯编码和约值布斯编码。

准值布斯编码，乘数为24位，被乘数为16位，运算原理如下：首先要在乘数的末位也就是最低位后面先补上一位“0”，这是因为布斯编码在比较时比较的每一位都与其的上一位以及下一位有关系，而最低位的不存在其下一位，所以需要在其末位之后再补上一位“0”，而补零也不会影响运算，然后再对被乘数(此时被乘数有24－0共25位，其中24位为原本乘数的最高位，1位为原本乘数的最低位，0位的数值为0)每三位交叉取值(即2－0，4－2，6－4，8－6，10－8，12－10，14－12，16－14，18－16，20－18，22－18，24－22共12次)，每3位分别对应部分积阵列的其中一行(2－0位对应第一行，4－2位对应第二行……)，全套的准值布斯编码的部分积阵列，如图11所示，包含以下四个部分：扩展的符号位(E)、扩展的最高位(扩展符号位与部分积的中间那一位，与部分积块的最高位数值相同)、部分积块以及取反进位(S)，取反进位含义为当部分积所对应的乘数部分为负倍数的被乘数时要取反加1的加1步骤，所以当部分积对应乘数部分取正时被乘数的倍数时S＝0，取负倍数时S＝1。

首先是部分积块和取反进位(S)，取反进位的取值如下表2所示，当部分积块对应的乘数位为000时，部分积块的值为0(+0倍)，取反进位S取0；当乘数位为001和010时，部分积块的数值为被乘数(+1倍)，取反进位S取0；当乘数位为011时，被乘数左移一位取低16位作为部分积块的数值(+2倍)，取反进位S取0；当乘数位为100时，被乘数左移一位取低16位取反后作为部分积块的数值(－2倍)，取反进位S取1；当乘数位为101和110时，被乘数取反后作为部分积块的数值(－1倍)，取反进位S取1；当乘数位为111时，部分积块的值为0(－0倍)，取反进位S取1。

表2

由表2可以得出如下电路公式以计算得出取反进位S：

完整的部分积块还包括扩展最高位以及扩展符号位(E)。扩展最高位在当部分积块取+0或者－0倍时，这一位为0；当部分积取正倍数时(不包括+0)，这一位的值取被乘数的最高位；当部分积取负倍数时(不包括－0)，这一位的值为被乘数的最高位取反的值即0→1/1→0。

扩展符号位则与被乘数以及部分积块的取值相关，当被乘数最高位为0即为正数且部分积块取正倍数(不包括+0)时，或者被乘数最高位为1即为负数且部分积块取负倍数(不包括－0)时，或者部分积块取+0或者－0倍数时，扩展符号位E取值为1；相对应的，当被乘数为负数且部分积块取正倍数(不包括+0)时，或者被乘数为正数且部分积块取负倍数(不包括－0)时，扩展符号位E取值为0。

如图11所示，在本实施例的24x16准值布斯编码中，第一个部分积块加在部分积块前面除了扩展最高位还有扩展符号位为E、

由以上准值布斯编码的描述，可以得到准值布斯编码的部分积块的真值表，如表3所示：

表3

通过准值布斯编码的真值表，可以化简推导出部分积块的每一位的逻辑表达式：

经过验证，扩展最高位可以提前通过先扩展被乘数的符号位通过逻辑表达式得到，即从原本的24位乘16位生成部分积块转变成24位乘17位生成部分积块，因此可以节省通过比较器和选择器生成扩展最高位的这一块逻辑电路。

根据公式(3)，准值布斯编码对应的电路中包含了5个异或门3个与门1个或门以及1个非门，为了进步一减小运算复杂度，以及逻辑电路的大小，本实施例提供如表4所示的约值布斯编码真值表。

表4

根据上述真值表4，可以化简推导出部分积块pp

通过改变表3中个别部分积块数值，经过化简后的逻辑表达式中只包含2个异或门以及1个与门，相比于准值布斯编码，运算的复杂度大大减少，所以电路面积也会大大减少，也在一定程度上提高了运算速度，也降低了功耗。从真值表4可以看出，圈出的部分是相比于表3变化的部分，这种约值布斯编码的误差率为4/32＝12.5％。

为了再进一步减小运算复杂度，本实施例还提供一种约值布斯编码，如表5所示。

表5

根据上述真值表5，可以化简推导出部分积块pp

在上述表5对应的约值布斯编码中，其逻辑表达式更简单，相应地，芯片面积更小，运算速度更快，圈出的部分是相比于表3变化的部分，理论误差率为25％，但是这种方法既有正误差又有负误差，在实际应用中正负误差相消，所以整体误差率也能基本保持在可接受范围内。所以为了更小的面积和更快的运算速度，也可以选择如表5的编码方法实现约值布斯编码。本实施例对约值布斯编码的选择不做限定，本领域技术人员可以根据需要确定。

在选择完编码方式之后，需要对部分积阵列进行求和，本实施例采用约值4－2压缩器。4－2压缩器，如图12所示，由两个全加器级联而成，一个4－2压缩器有5个输入，为4个被加数输入以及1个来自低位的进位，共有3个输出。对于4－2压缩器的级联如图13所示，一般为上一级的Cout以及作为Carry下一级的输入。

4－2压缩器使用了较多的异或门，会消耗较多的资源，所以为了进一步地节省资源，提高运算速度，则考虑对4－2压缩器也进行约值处理。本实施例提供一种忽略低位向高位的约值方法，即忽略Cout，只输出Carry作为下一级的输入，由此下一级压缩器就减少了一位输入Cin，与此同时，为了生成更多的冗余项可以使得逻辑表达式更加精简，可以先对四位输入进行转化，同时引入两个新的定义，传播信号(propagate)和生成信号(generate)，其对应的逻辑表达式如下：

P

G

引入传播信号和生成信号后四输入时对应的转换逻辑表达式为：

Y

转化后真值表如下表6所示：

表6

通过上述表6化简得到经过约值处理后的4－2压缩器的逻辑表达式：

Sum＝Y

Carryout＝Y

原本的4－2准值压缩器只能处理3行数据的求和，而在部分积块较多的情况下，使用上述方式进行约值处理后的4－2压缩器可以处理4数据的求和，此时压缩器的输入从原本的四输入变为五输入，因此，需要对其进行转换，将五输入转换为四输入，转换的逻辑表达式如下：

Y

然后可以将Y1，Y2，Y3，Y4直接代入约值处理后的4－2压缩器的逻辑表达式，即可求得约值5：2压缩器的Sum和Carryout。

针对上述的布斯编码方式以及压缩器对公式(2)的平方部分进行运算的过程，如图14所示，一共进行三次压缩，第一次使用压缩器压缩，准值部分会生成4个新部分积，约值部分会生成3个新部分积。第二次使用压缩器压缩，准值部分会生成2个新部分积，约值部分会生成1个新部分积。第三次准值部分采用全加器级联得到最终结果的高20位，而低20位为第二次约值部分压缩后的计算结果。

作为本实施例一种可选的实施方式，脑电信号采集模块外部连接第一门控时钟模块；IIR滤波器模块外部连接第二门控时钟模块；信号同步模块外部连接第三门控时钟模块。

示例性地，第一门控时钟模块、第二门控时钟模块以及第三门控时钟模块可以由相同的电路组成，用于控制与之连接的模块的工作状态，其具体电路结构可以如图15所示，使能信号端EN连接外部触发信号，比如处于脑电信号处理芯片外围的蓝牙模块，当接收到蓝牙模块的触发信号，则控制对应连接的模块的启动工作。

本实施例提供的脑电信号处理芯片，通过使用门控时钟电路对整个芯片中的电路进行综合，可以替代电路中一部分的选择器，从而节省这部分选择器的面积，同时门控时钟的本质是控制寄存器是否工作，相比于只要芯片上电，则内部所有模块都长期处于工作状态而言，门控时钟可以根据实际情况控制模块的工作状态，降低与之连接的模块的功耗。

作为本实施例一种可选的实施方式，乘法器为booth乘法器。由于IIR滤波器存在反馈会导致误差累积，所以为了保证功能正常，使用准值Booth乘法器。相较于传统的乘法运算单元，Booth乘法器所产生的部分积更少所以全加器使用的较少，而且由于滤波中参与运算的数据为有符号数，Booth乘法器可以直接处理有符号数而不需要提前对有符号数进行处理。

本实施例提供的脑电信号处理芯片面积如图16所示，其他脑电信号处理芯片面积如图17所示，可见本实施例提供的脑电信号处理芯片面积相比于其他脑电信号处理芯片面积减少了60％。

本实施例提供一种脑电信号处理系统，如图18所示，包括：

如上述实施例中的脑电信号处理芯片201；

蓝牙模块202，与如上述实施例中的脑电信号处理芯片201进行连接，用于传输提取出的脑电信号特征。

示例性地，蓝牙模块202可以是低功耗蓝牙模块，具体可以为蜂汇物联TLS－02模块，TLS－02芯片使用的是URAT(Universal Asynchronous Receiver/Transmitter)协议，通过UART协议可以在移动设备上将指令发送到脑电信号处理芯片上。UART协议如图17所示，每次主机发送一个字节(8bit)的数据给从机接收，传输信号空闲时为高电平，当信号第一次拉低时表明数据传送开始，接下来的八位数据为输出的数据，传输完成时，信号再次拉高，回到空闲状态。本实施例使用计数器对传送字节进行计数操作，每传送4个字节记录一次数据，则一次可以发送至多32bit的数据到寄存器中，32bit的数据可以满足使用需求。

本实施例提供的脑电信号处理系统，通过外接蓝牙模块，可以实现数据交互，用于控制脑电信号处理芯片以及接受脑电信号处理芯片发出的信息，以形成一个可穿戴的设备，可以用于监测癫痫病等神经疾病，还可以用于对人判别人类情绪。

作为本实施例一种可选的实施方式，如图18所示，还包括：

模数转换模块203，与上述实施例中脑电信号处理芯片进行连接，用于将模拟脑电信号转换为数字脑电信号，模数转换模块203也可以是ADS1299芯片。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。