数据采样电路、数据采样装置

技术领域

本发明涉及存储技术领域，尤其涉及一种数据采样电路、数据采样装置。

背景技术

在LPDDR(Low Power Double Data Rate，低功耗内存)中，随着信号传输速率越来越快，信道损耗对信号质量的影响越来越大，从而会导致码间干扰。

相关技术中，通常在接收端(RX)利用均衡电路(Equalizer)对信道进行补偿，均衡电路可以选择CTLE(Continuous Time Linear Equalizer，连续线性均衡电路)或DFE(Decision Feedback Equalizer，判断反馈均衡电路)。

然而，单独设置均衡电路会增加LPDDR的功耗，从而使得LPDDR不能达到低功耗的要求。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种数据采样电路、数据采样装置，该数据采样电路能够减小码间干扰的前提下降低存储装置的功耗。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本公开的一方面，提供一种数据采样电路，该数据采样电路包括：第一采样模块、第二采样模块、锁存模块、判决反馈均衡模块。第一采样模块连接数据信号端、参考信号端，第一节点、第二节点，用于响应于所述数据信号端以及所述参考信号端的信号并作用于所述第一节点以及所述第二节点；第二采样模块连接所述第一节点、第二节点、第三节点、第四节点，用于响应于所述第一节点以及所述第二节点的信号并作用于第三节点以及第四节点；锁存模块连接所述第三节点、所述第四节点、第一输出端、第二输出端，用于根据所述第三节点、第四节点的信号，向所述第一输出端输入高电平信号、向所述第二输出端输入低电平信号，或者向所述第一输出端输入低电平信号、向所述第二输出端输入高电平信号；判决反馈均衡模块并联于所述第二采样模块，用于减小码间干扰。

本发明的一种示例性实施例中，所述采样电路还包括失调补偿模块，失调补偿模块并联于所述第二采样模块，用于补偿所述第二采样模块的失调电压。

本发明的一种示例性实施例中，所述第一采样模块还连接第一时钟信号端，用于响应于所述第一时钟信号端的信号以开启采样动作；所述数据采样电路还包括复位模块，复位模块连接第一时钟信号端、第二时钟信号端、第一节点、第二节点、第三节点、第四节点，第一输出端以及第二输出端，用于响应所述第一时钟信号端的信号对所述第一节点和第二节点进行复位，以及响应所述第二时钟信号端的信号对所述第三节点、第四节点，第一输出端、以及第二输出端进行复位。

本发明的一种示例性实施例中，所述第一采样模块包括：第一P型晶体管、第二P型晶体管、第三P型晶体管，第一P型晶体管的第一端与高电平信号端连接，控制端与所述第一时钟信号端连接，第二端连接第五节点；第二P型晶体管的第一端与所述第一P型晶体管的第二端连接，控制端与数据信号端连接，第二端与所述第二节点连接；第三P型晶体管的第一端与所述第一P型晶体管的第二端连接，控制端与所述参考信号端连接，第二端与所述第一节点连接。

本发明的一种示例性实施例中，所述第二采样模块包括：第四N型晶体管、第五N型晶体管，第四N型晶体管的第一端连接低电平信号端，控制端连接所述第二节点，第二端连接所述第三节点；第五N型晶体管的第一端连接所述低电平信号端，控制端连接所述第一节点，第二端连接所述第四节点。

本发明的一种示例性实施例中，所述锁存模块包括：第六P型晶体管、第七N型晶体管、第八P型晶体管、第九N型晶体管，第六P型晶体管的第一端与高电平信号端连接，控制端与所述第二输出端连接，第二端所述第一输出端连接；第七N型晶体管的第一端与所述第三节点连接，第二端与所述第一输出端连接，控制端与所述第二输出端连接；第八P型晶体管的第一端与所述高电平信号端连接，控制端与所述第一输出端连接，第二端与所述第二输出端连接；第九N型晶体管的第一端与所述第四节点连接，第二端与所述第二输出端连接，控制端与所述第一输出端连接。

本发明的一种示例性实施例中，所述判决反馈均衡模块包括：第一判决反馈均衡模块和第二判决反馈均衡模块，第一判决反馈均衡模块并联于所述第四N型晶体管的源端和漏端之间，用于补偿所述第四N型晶体管的参数；第二判决反馈均衡模块并联于所述第五N型晶体管的源端和漏端之间，用于补偿所述第五N型晶体管的参数；其中，所述第一判决反馈均衡模块和第二判决反馈均衡模块受控于两个反向信号从而择一驱动。

本发明的一种示例性实施例中，所述第一判决反馈均衡模块包括：多个第十N型开关晶体管、多个第十一晶体管、多个第十二N型晶体管，所述第十N型开关晶体管的第一端连接所述第三节点，控制端连接所述第二节点；第十一晶体管与所述第十N型晶体管一一对应设置，所述第十一晶体管的第一端连接所述第十N型晶体管的第二端，控制端分别连接不同的控制信号端；第十二N型晶体管与所述第十一晶体管一一对应设置，所述第十二N型晶体管的第一端连接所述第十一晶体管的第二端，控制端连接第一控制信号端，第二端连接所述低电平信号端。

本发明的一种示例性实施例中，所述第二判决反馈均衡模块包括：多个第十三N型晶体管、多个第十四晶体管、多个第十五N型晶体管，所述第十三N型晶体管的第一端连接所述第四节点，控制端连接所述第一节点；第十四晶体管与所述第十三N型晶体管一一对应设置，所述第十四晶体管的第一端连接所述第十三N型晶体管的第二端，控制端分别连接不同的控制信号端；第十五N型晶体管与所述第十四晶体管一一对应设置，所述第十五N型晶体管的第一端连接所述第十四晶体管的第二端，控制端连接第二控制信号端，第二端连接所述低电平信号端；其中，所述第一控制信号端和所述第二控制信号端上的信号反向。

本发明的一种示例性实施例中，所述第十N型开关晶体管、所述第十一晶体管、所述第十二N型晶体管分别为两个。

本发明的一种示例性实施例中，所述第十三N型晶体管、所述第十四晶体管、所述第十五N型晶体管分别为两个。

本发明的一种示例性实施例中，所述失调补偿模块包括：第一失调补偿模块和第二失调补偿模块，第一失调补偿模块并联于所述第四N型晶体管的源端和漏端之间，用于补偿所述第四N型晶体管的参数；第二失调补偿模块并联于所述第五N型晶体管的源端和漏端之间，用于补偿所述第五N型晶体管的参数。

本发明的一种示例性实施例中，所述第一失调补偿模块包括：多个第十六晶体管、多个第一电容，所述第十六晶体管的第一端与所述低电平信号端连接，控制端分别连接不同的控制信号端；第一电容与所述第十六晶体管一一对应设置，所述第一电容连接于所述第十六晶体管第二端与所述第三节点之间。

本发明的一种示例性实施例中，所述第二失调补偿模块包括：多个第十七晶体管、多个第二电容，所述第十七晶体管的第一端与所述低电平信号端连接，控制端分别连接不同的控制信号端；第二电容与所述第十七晶体管一一对应设置，所述第二电容连接于所述第十七晶体管第二端与所述第三节点之间。

本发明的一种示例性实施例中，所述复位模块包括：第十八N型晶体管、第十九N型晶体管、第二十P型晶体管、第二十一P型晶体管、第二十二P型晶体管、第二十三P型晶体管，第十八N型晶体管的第一端与低电平信号端连接，第二端与所述第二节点连接，控制端与所述第一时钟信号端连接；第十九N型晶体管的第一端与所述低电平信号端连接，第二端与所述第一节点连接，控制端与所述第一时钟信号端连接；第二十P型晶体管的第一端与高电平信号端连接，第二端与所述第三节点连接，控制端与所述第二时钟信号端连接；第二十一P型晶体管的第一端与所述高电平信号端连接，第二端与所述第一输出端连接，控制端与所述第二时钟信号端连接；第二十二P型晶体管的第一端与所述高电平信号端连接，第二端与所述第二输出端连接，控制端与所述第二时钟信号端连接；第二十三P型晶体管的第一端与所述高电平信号端连接，第二端与所述第四节点连接，控制端与所述第二时钟信号端连接。

根据本公开的一方面，提供一种数据采样装置，该装置包括多个级联的上述的数据采样电路，其中，上一级所述数据采样电路的第一输出端连接相邻下一级数据采样电路的第一控制端，上一级所述数据采样电路的第二输出端连接相邻下一级数据采样电路的第二控制端；最后一级所述数据采样电路的第一输出端连接第一级数据采样电路的第一控制端，最后一级所述数据采样电路的第二输出端连接第一级数据采样电路的第二控制端。

本发明的一种示例性实施例中，还包括多个锁存器，所述锁存器与所述数据采样电路一一对应设置，所述锁存器用于将所述数据采样电路第一输出端的数据锁存于第三输出端，将所述数据采样电路第二输出端的数据锁存于第四输出端。

本发明的一种示例性实施例中，所述锁存器包括：第二十四P型晶体管、第二十五P型晶体管、第二十六P型晶体管、第二十七P型晶体管、第二十八N型晶体管、第二十九N型晶体管、第三十N型晶体管、第三十一N型晶体管，第二十四P型晶体管的第一端连接高电平信号端，第二端连接所述第三输出端，控制端连接所述数据采样电路的第一输出端；第二十五P型晶体管的第一端连接高电平信号端，第二端连接所述第三输出端，控制端连接所述第四输出端；第二十六P型晶体管的第一端连接高电平信号端，第二端连接第四输出端，控制端连接第三输出端；第二十七P型晶体管的第一端连接高电平信号端，第二端连接第四输出端，控制端连接所述数据采样电路的第二输出端；第二十八N型晶体管的第一端连接低电平信号端，第二端连接第三输出端，控制端连接所述数据采样电路的第一输出端；第二十九N型晶体管的第一端连接低电平信号端，第二端连接第三输出端，控制端连接第四输出端；第三十N型晶体管的第一端连接低电平信号端，第二端连接第四输出端，控制端连接第三输出端；第三十一N型晶体管的第一端连接低电平信号端，第二端连接第四输出端，控制端连接所述数据采样电路的第二输出端。

本发明的一种示例性实施例中，所述数据采样装置包括四个数据采样电路，所述数据采样装置还包括时钟电路，时钟电路用于向四个数据采样电路的第一时钟信号端提供时钟采样信号，且相邻数据采样电路的第一时钟信号端上信号的相位差为90度，且第一时钟信号端上信号的周期为数据信号端上信号周期的2倍。

本公开提出一种数据采样电路、数据采样装置，该采样电路包括：第一采样模块，用于响应于数据信号端以及参考信号端的信号并作用于第一节点以及第二节点；第二采样模块，用于响应于第一节点以及第二节点的信号并作用于第三节点以及第四节点；锁存模块，用于根据第三节点、第四节点的信号，向第一输出端输入高电平信号、向第二输出端输入低电平信号，或者向第一输出端输入低电平信号、向第二输出端输入高电平信号；判决反馈均衡模块，并联于第二采样模块，用于通过等效调节数据信号端的信号以减小码间干扰。一方面，本公开将判决反馈均衡模块集成于数据采样电路中，通过判决反馈均衡模块调节第二采样模块中晶体管的参数，等效于调节数据信号端的信号，从而减小了多个数据采样电路输出端信号之间的码间干扰，相比于相关技术中，存储装置通过单独设置判决反馈均衡器以减小码间干扰的方式，本公开中的判决反馈均衡模块能够通过简单的电路结构实现，从而降低了存储装置的功耗。另一方面，本公开的数据采样电路采用两级采样模块，即第一采样模块和第二采样模块，从而可以降低第一输出端、第二输出端对数据信号端、参考信号端的回馈噪声。再一方面，本公开将判决反馈均衡模块并联设置于第二采样模块，从而可以尽量减小了判决反馈均衡模块对数据采样电路采用速度的影响。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开数据采样电路一种示例性实施例的结构示意图；

图2为本公开数据采样电路另一种示例性实施例的结构示意图；

图3为本公开数据采样电路另一种示例性实施例的结构示意图；

图4为本公开数据采样电路一种示例性实施例中第一失调补偿模块的结构示意图；

图5为本公开数据采样电路一种示例性实施例中第二失调补偿模块的结构示意图；

图6为本公开数据采样装置一种示例性实施例的结构示意图；

图7为本公开数据采样装置一种示例性实施例中时钟采样信号的时序图；

图8为本公开数据采样装置一种示例性实施例中锁存器的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

本示例性实施例首先提供一种数据采样电路，如图1所示，为本公开数据采样电路一种示例性实施例的结构示意图，该数据采样电路包括：第一采样模块1、第二采样模块2、锁存模块3、判决反馈均衡模块4。第一采样模块1连接数据信号端DQ、参考信号端Vref，第一节点N1、第二节点N2，用于响应于所述数据信号端DQ以及所述参考信号端Vref的信号并作用于所述第一节点N1以及所述第二节点N2；第二采样模块2连接所述第一节点N1、第二节点N2、第三节点N3、第四节点N4，用于响应于所述第一节点N1以及所述第二节点N2的信号并作用于第三节点N3以及第四节点N4；锁存模块3连接所述第三节点N3、所述第四节点N4、第一输出端OUT1、第二输出端OUT2，用于根据所述第三节点N3、第四节点N4的信号，向所述第一输出端OUT1输入高电平信号、向所述第二输出端OUT2输入低电平信号，或者向所述第一输出端OUT1输入低电平信号、向所述第二输出端OUT2输入高电平信号；判决反馈均衡模块4并联于所述第二采样模块，用于通过等效调节所述数据信号端DQ的信号以减小码间干扰。

一方面，本公开将判决反馈均衡模块集成于数据采样电路中，通过判决反馈均衡模块调节第二采样模块中晶体管的参数，等效于调节数据信号端的信号，从而减小了多个数据采样电路输出端信号之间的码间干扰，相比于相关技术，本公开中的判决反馈均衡模块能够通过简单的电路结构减小码间干扰，从而降低了存储装置的功耗。另一方面，本公开的数据采样电路采用两级采样模块，即第一采样模块和第二采样模块，从而可以降低第一输出端、第二输出端对数据信号端、参考信号端的回馈噪声。再一方面，本公开将判决反馈均衡模块并联设置于第二采样模块，从而可以尽量减小了判决反馈均衡模块对数据采样电路采样速度的影响。

本示例性实施例中，如图2所示，为本公开数据采样电路另一种示例性实施例的结构示意图。所述采样电路还可以包括失调补偿模块5，失调补偿模块5并联于所述第二采样模块2，可以用于通过补偿第二采样模块2中晶体管的参数从而补偿所述第二采样模块2的失调电压。

本示例性实施例中，如图2所示，所述第一采样模块还可以连接第一时钟信号端CLK1，用于响应于所述第一时钟信号端CLK1的信号以开启采样动作；所述数据采样电路还可以包括复位模块6，复位模块6连接第一时钟信号端CLK1、第二时钟信号端CLK2、第一节点N1、第二节点N2、第三节点N3、第四节点N4，第一输出端OUT1以及第二输出端OUT2，用于响应所述第一时钟信号端CLK1的信号对所述第一节点N1和第二节点N2进行复位，以及响应所述第二时钟信号端CLK2的信号对所述第三节点N3、第四节点N4，第一输出端OUT1、以及第二输出端OUT2进行复位。

本示例性实施例中，如图3所示，为本公开数据采样电路另一种示例性实施例的结构示意图。所述第一采样模块可以包括：第一P型晶体管T1、第二P型晶体管T2、第三P型晶体管T3，第一P型晶体管T1的第一端与高电平信号端VDD连接，控制端与所述第一时钟信号端CLK1连接，第二端连接第五节点N5；第二P型晶体管T2的第一端与所述第一P型晶体管T1的第二端连接，控制端与数据信号端DQ连接，第二端与所述第二节点N2连接；第三P型晶体管T3的第一端与所述第一P型晶体管T1的第二端连接，控制端与所述参考信号端Vref连接，第二端与所述第一节点N1连接。

本示例性实施例中，如图3所示，所述第二采样模块2可以包括：第四N型晶体管T4、第五N型晶体管T5，第四N型晶体管T4的第一端连接低电平信号端VSS，控制端连接所述第二节点N2，第二端连接所述第三节点N3；第五N型晶体管T5的第一端连接所述低电平信号端VSS，控制端连接所述第一节点N1，第二端连接所述第四节点N4。

本示例性实施例中，如图3所示，所述锁存模块3可以包括：第六P型晶体管T6、第七N型晶体管T7、第八P型晶体管T8、第九N型晶体管T9，第六P型晶体管T6的第一端与高电平信号端VDD连接，控制端与所述第二输出端OUT2连接，第二端所述第一输出端OUT1连接；第七N型晶体管T7的第一端与所述第三节点N3连接，第二端与所述第一输出端OUT1连接，控制端与所述第二输出端OUT2连接；第八P型晶体管T8的第一端与所述高电平信号端VDD连接，控制端与所述第一输出端OUT1连接，第二端与所述第二输出端OUT2连接；第九N型晶体管T9的第一端与所述第四节点N4连接，第二端与所述第二输出端OUT2连接，控制端与所述第一输出端OUT1连接。

本示例性实施例中，如图3所示，所述判决反馈均衡模块4可以包括：第一判决反馈均衡模块41和第二判决反馈均衡模块42。第一判决反馈均衡模块41并联于所述第四N型晶体管T4的源端和漏端之间，用于补偿所述第四N型晶体管T4的参数；第二判决反馈均衡模块42并联于所述第五N型晶体管T5的源端和漏端之间，用于补偿所述第五N型晶体管T5的参数；其中，所述第一判决反馈均衡模块41和第二判决反馈均衡模块42受控于两个反向信号从而择一驱动。

本示例性实施例中，如图3所示，所述第一判决反馈均衡模块41可以包括：两个第十N型开关晶体管T101、T102、两个第十一晶体管T111、T112、两个第十二N型晶体管T121、T122。两第十N型开关晶体管T101、T102的第一端连接所述第三节点N3，控制端连接所述第二节点N2；第十一晶体管T111与所述第十N型晶体管T101对应设置，第十一晶体管T112与所述第十N型晶体管T102对应设置，所述第十一晶体管T111的第一端连接所述第十N型晶体管T101的第二端，控制端连接控制信号端S1，第十一晶体管T112的第一端连接所述第十N型晶体管T102的第二端，控制端连接控制信号端S2；第十二N型晶体管T121与所述第十一晶体管111对应设置，第十二N型晶体管T122与所述第十一晶体管112对应设置，第十二N型晶体管121的第一端连接所述第十一晶体管111的第二端，控制端连接第一控制信号端CN1，第二端连接所述低电平信号端VSS，第十二N型晶体管122的第一端连接所述第十一晶体管112的第二端，控制端连接第一控制信号端CN1，第二端连接所述低电平信号端VSS。

本示例性实施例中，所述第二判决反馈均衡模块42可以包括：两个第十三N型晶体管T131、T132、两个第十四晶体管T141、T142、两个第十五N型晶体管T151、T152。所述第十三N型晶体管T131、T132的第一端连接所述第四节点N4，控制端连接所述第一节点N1；第十四晶体管T141与所述第十三N型晶体管T131对应设置，第十四晶体管T142与所述第十三N型晶体管T132对应设置，所述第十四晶体管T141的第一端连接所述第十三N型晶体管T131的第二端，控制端连接控制信号端S3，所述第十四晶体管T142的第一端连接所述第十三N型晶体管T132的第二端，控制端连接控制信号端S4；第十五N型晶体管T151与所述第十四晶体管T141对应设置，第十五N型晶体管T152与所述第十四晶体管T142对应设置，所述第十五N型晶体管T151的第一端连接所述第十四晶体管T141的第二端，控制端连接第二控制信号端CN2，第二端连接所述低电平信号端VSS，所述第十五N型晶体管T152的第一端连接所述第十四晶体管T142的第二端，控制端连接第二控制信号端CN2，第二端连接所述低电平信号端VSS；其中，所述第一控制信号端和所述第二控制信号端上的信号反向。

本示例性实施例中，通过控制信号端S1、S2、第一控制信号端CN1的信号可以选择性地将第十N型晶体管T101、T102并联到第四N型晶体管T4两侧，从而实现第四N型晶体管T4不同模式的参数调节。同理，通过控制信号端S3、S4、第二控制信号端CN2的信号可以选择性地将第十三N型晶体管T131、T132并联到第五N型晶体管T5两侧，从而实现第五N型晶体管T5不同模式的参数调节。其中，晶体管T101和晶体管T102对第四N型晶体管T4的参数调节量可以相同也可以不同。其中，晶体管T131和晶体管T132对第五N型晶体管T5的参数调节量可以相同也可以不同。

应该理解的是，在其他示例性实施例中，第十N型开关晶体管的个数可以为其他数量，相应的，第十一晶体管、第十二N型晶体管为相同的个数。第十三N型晶体管的个数可以为其他数量，相应的，第十四晶体管、第十五N型晶体管为相同的个数。

本示例性实施例中，所述失调补偿模块5可以包括：第一失调补偿模块51和第二失调补偿模块52，第一失调补偿模块51并联于所述第四N型晶体管T4的源端和漏端之间，用于补偿所述第四N型晶体管T4的参数；第二失调补偿模块52并联于所述第五N型晶体管T5的源端和漏端之间，用于补偿所述第五N型晶体管T5的参数。第一失调补偿模块51和第二失调补偿模块52可以通过补偿第四N型晶体管T4和第五N型晶体管T5参数调节该数据采样电路的失调电压。

本示例性实施例中，如图4所示，为本公开数据采样电路一种示例性实施例中第一失调补偿模块的结构示意图。所述第一失调补偿模块可以包括：两个第十六晶体管T161、T162、两个第一电容C11、C12，所述第十六晶体管T161的第一端与所述低电平信号端VSS连接，控制端连接控制信号端S5，所述第十六晶体管T162的第一端与所述低电平信号端VSS连接，控制端连接控制信号端S6；第一电容C11与所述第十六晶体管T161对应设置，第一电容C12与所述第十六晶体管T162对应设置，所述第一电容C11连接于所述第十六晶体管T161第二端与所述第三节点N3之间，所述第一电容C12连接于所述第十六晶体管T162第二端与所述第三节点N3之间。

本示例性实施例中，如图5所示，为本公开数据采样电路一种示例性实施例中第二失调补偿模块的结构示意图。所述第二失调补偿模块可以包括：两个第十七晶体管T171、T172、两个第二电容C21、C22，所述第十七晶体管T171的第一端与所述低电平信号端VSS连接，控制端连接控制信号端S7，所述第十七晶体管T172的第一端与所述低电平信号端VSS连接，控制端连接控制信号端S8；第二电容C21与所述第十七晶体管T171对应设置，第二电容C22与所述第十七晶体管T172对应设置，所述第二电容C21连接于所述第十七晶体管T171第二端与所述第三节点N3之间，所述第二电容C22连接于所述第十七晶体管T172第二端与所述第三节点N3之间。

本示例性实施例中，通过控制信号端S5、S6的信号可以选择性地将第一电容C11、C12并联到第四N型晶体管T4两侧，从而实现第四N型晶体管T4不同模式的参数调节。同理，通过控制信号端S7、S8的信号可以选择性地将第二电容C21、C22并联到第五N型晶体管T5两侧，从而实现第五N型晶体管T5不同模式的参数调节。其中，电容C11、C12对第四N型晶体管T4的参数调节量可以相同也可以不同。其中，电容C21、C22对第五N型晶体管T5的参数调节量可以相同也可以不同。

应该理解的是，在其他示例性实施例中，第十六晶体管的个数可以为其他数量，相应的，第一电容为相同的个数。第十七晶体管的个数可以为其他数量，相应的，第二电容为相同的个数。此外，失调补偿模块还可以同反馈均衡模块一样，通过向第四N型晶体管T4、第五N型晶体管T5并入晶体管以调节第四N型晶体管T4、第五N型晶体管T5的参数。

本示例性实施例中，如图3所示，所述复位模块可以包括：第十八N型晶体管T18、第十九N型晶体管T19、第二十P型晶体管T20、第二十一P型晶体管T21、第二十二P型晶体管T22、第二十三P型晶体管T23，第十八N型晶体管T18的第一端与低电平信号端VSS连接，第二端与所述第二节点N2连接，控制端与所述第一时钟信号端CLK1连接；第十九N型晶体管T19的第一端与所述低电平信号端VSS连接，第二端与所述第一节点N1连接，控制端与所述第一时钟信号端CLK1连接；第二十P型晶体管T20的第一端与高电平信号端VDD连接，第二端与所述第三节点N3连接，控制端与所述第二时钟信号端CLK2连接；第二十一P型晶体管T21的第一端与所述高电平信号端VDD连接，第二端与所述第一输出端OUT1连接，控制端与所述第二时钟信号端CLK2连接；第二十二P型晶体管T22的第一端与所述高电平信号端VDD连接，第二端与所述第二输出端OUT2连接，控制端与所述第二时钟信号端CLK2连接；第二十三P型晶体管T23的第一端与所述高电平信号端VDD连接，第二端与所述第四节点N4连接，控制端与所述第二时钟信号端CLK2连接。

本示例性实施例提供的数据采样电路的工作过程分为四个阶段：复位阶段、第一采样阶段、第二采样阶段以及锁存阶段。

复位阶段，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2为低电平，第十八N型晶体管T18、第十九N型晶体管T19导通，第一节点N1、第二节点N2为低电平，第二十P型晶体管T20、第二十一P型晶体管T21、第二十二P型晶体管T22、第二十三P型晶体管T23导通，第三节点N3、第四节点N4、第一输出端OUT1、第二输出端OUT2为高电平。

第一采样阶段，第一时钟信号端CLK1为低电平，第二时钟信号端CLK2为高电平，第十八N型晶体管T18、第十九N型晶体管T19关断，第二十P型晶体管T20、第二十一P型晶体管T21、第二十二P型晶体管T22、第二十三P型晶体管T23关断。同时，第一P型晶体管T1导通，第二P型晶体管T2在数据信号端DQ的信号作用下向第二节点充电，第三P型晶体管T3在参考信号端Vref的信号作用下向第一节点充电。该阶段一直持续到第四N型晶体管T4或者第五N型晶体管T5首先导通，例如，当数据信号端DQ的电压小于参考信号端Vref的电压时，第四N型晶体管T4首先导通。

第二采样阶段，以数据信号端DQ的电压小于参考信号端Vref的电压为例进行说明，第四N型晶体管T4首先导通后，从而对第三节点进行放电，直到第七N型晶体管T7首先导通。其中，在第二采样阶段，判决反馈均衡模块4可以通过对第四N型晶体管T4、第五N型晶体管T5参数补偿，等效于控制数据信号端DQ的电压，从而减小不同数据采样电路输出端信号之间的码间干扰。

锁存阶段，第七N型晶体管T7导通后，第一输出端OUT1被置为低电平；同时，第八P型晶体管T8在第一输出端OUT1作用下导通，从而第二输出端OUT2被置为高电平。

同理，当数据信号端DQ的电压大于参考信号端Vref的电压时，第一输出端OUT1被置为高电平，第二输出端OUT2被置为低电平。

本示例性实施例还提供一种数据采样装置，该装置包括多个级联的上述的数据采样电路，其中，上一级所述数据采样电路的第一输出端连接相邻下一级数据采样电路的第一控制信号端，上一级所述数据采样电路的第二输出端连接相邻下一级数据采样电路的第二控制信号端；最后一级所述数据采样电路的第一输出端连接第一级数据采样电路的第一控制信号端，最后一级所述数据采样电路的第二输出端连接第一级数据采样电路的第二控制信号端。

本示例性实施例中，如图6所示，为本公开数据采样装置一种示例性实施例的结构示意图。本示例性实施例以所述数据采样装置包括四个数据采样电路SA为例进行说明，第一级数据采样电路SA的第一输出端SaEr连接第二级数据采样电路SA的第一控制信号端CN1，第一级数据采样电路SA的第二输出端SaErN连接第二级数据采样电路SA的第二控制信号端CN2；第二级数据采样电路SA的第一输出端SaOr连接第三级数据采样电路SA的第一控制信号端CN1，第二级数据采样电路SA的第二输出端SaOrN连接第三级数据采样电路SA的第二控制信号端CN2；第三级数据采样电路SA的第一输出端SaEf连接第四级数据采样电路SA的第一控制信号端CN1，第三级数据采样电路SA的第二输出端SaEfN连接第四级数据采样电路SA的第二控制信号端CN2；第四级数据采样电路SA的第一输出端SaOf连接第一级数据采样电路SA的第一控制信号端CN1，第四级数据采样电路SA的第二输出端SaOfN连接第一级数据采样电路SA的第二控制信号端CN2。本示例性实施例中，上一级所述数据采样电路的第一输出端直接连接相邻下一级数据采样电路的第一控制信号端，上一级所述数据采样电路的第二输出端连接相邻下一级数据采样电路的第二控制信号端，不经过锁存器，从而降低了数据的传输延迟。

本示例性实施例中，如图6所示，所述数据采样装置还可以包括时钟电路7，时钟电路7用于向四个数据采样电路的第一时钟信号端CLK1分别提供时钟采样信号SampEr、SampOr、SampEf、SampOf，如图7所示，为本公开数据采样装置一种示例性实施例中时钟采样信号的时序图。其中，相邻数据采样电路的第一时钟信号端CLK1上时钟采样信号的相位差为90度，且第一时钟信号端CLK1上的时钟采样信号的周期为数据信号端DQ上信号周期的2倍。将采样时钟为设置为2T时钟，可以方便时钟布线并节省功耗。其中，时钟电路可以由WCK接收电路和正交分配器组成。

本示例性实施例中，该数据采样装置还可以包括多个锁存器，所述锁存器与所述数据采样电路一一对应设置，所述锁存器用于将所述数据采样电路第一输出端的数据锁存于第三输出端，将所述数据采样电路第二输出端的数据锁存于第四输出端。如图6所示，锁存器RS latch可以为四个，所述锁存器RS latch与所述数据采样电路SA一一对应设置，与第一级数据采样电路SA连接的锁存器可以将第一输出端SaEr的信号锁存于该锁存器的第三输出端Data-Er，同时可以将第二输出端SaErN的信号锁存于该锁存器的第四输出端Data-ErN；与第二级数据采样电路SA连接的锁存器可以将第一输出端SaOr的信号锁存于该锁存器的第三输出端Data-Or，同时可以将第二输出端SaOrN的信号锁存于该锁存器的第四输出端Data-OrN；与第三级数据采样电路SA连接的锁存器可以将第一输出端SaEf的信号锁存于该锁存器的第三输出端Data-Ef，同时可以将第二输出端SaEfN的信号锁存于该锁存器的第四输出端Data-EfN；与第四级数据采样电路SA连接的锁存器可以将第一输出端SaOf的信号锁存于该锁存器的第三输出端Data-Of，同时可以将第二输出端SaOfN的信号锁存于该锁存器的第四输出端Data-OfN。

本示例性实施例中，如图8所示，为本公开数据采样电路一种示例性实施例中锁存器的结构示意图。所述锁存器可以包括：第二十四P型晶体管T24、第二十五P型晶体管T25、第二十六P型晶体管T26、第二十七P型晶体管T27、第二十八N型晶体管T28、第二十九N型晶体管T29、第三十N型晶体管T30、第三十一N型晶体管T31。第二十四P型晶体管T24的第一端连接高电平信号端VDD，第二端连接输出端Q，控制端连接输入端R；第二十五P型晶体管的第一端连接高电平信号端VDD，第二端连接输出端Q，控制端连接输出端QN；第二十六P型晶体管的第一端连接高电平信号端VDD，第二端连接输出端QN，控制端连接输出端Q；第二十七P型晶体管的第一端连接高电平信号端VDD，第二端连接输出端QN，控制端连接输入端S；第二十八N型晶体管的第一端连接低电平信号端VSS，第二端连接输出端Q，控制端连接输入端SN；第二十九N型晶体管的第一端连接低电平信号端VSS，第二端连接输出端Q，控制端连接输出端QN；第三十N型晶体管的第一端连接低电平信号端VSS，第二端连接输出端QN，控制端连接输出端Q；第三十一N型晶体管的第一端连接低电平信号端VSS，第二端连接输出端QN，控制端连接输入端RN。其中，输入端RN和输入端R的信号为反向信号，输入端SN和输入端S的信号为反向信号。该锁存器的输入端R、SN可以连接上述数据采样电路的第一输出端，该锁存器的输入端S、RN可以连接上述数据采样电路的第二输出端。该锁存器采用完全对称结构，使得输出上拉和下拉完全对称，从而可以提高数据传输速度。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。