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串扰分析方法、利用串扰的电子线路装置的设计和制造方法、以及用于该目的的电子电路库的记录媒体

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摘要

一种通过分析配线之间的串扰引起的延迟时间劣化，可以精度良好地计算电子电路装置的延迟时间的方法，该电子电路装置中，根据输入信号模式，关注配线及与其邻接的多个配线的各个信号到达时刻动态地变化。利用由关注配线及邻接配线之间的相对信号到达时刻可以检索的延迟时间劣化的信息，通过对关注配线的各个信号到达时刻的每一个计算关注配线及邻接配线的各对中发生的延迟时间劣化并通过将其相加计算出在存在多个邻接配线的场合的总延迟时间劣化值。可以使以高速度进行大规模电子电路装置的设计变得容易，并且可以排除延迟时间中的过多的余量，可以效率更高地进行电子电路装置的设计制造。

著录项

公开/公告号CN1244066C

专利类型发明授权
公开/公告日2006-03-01

原文格式PDF
申请/专利权人株式会社日立制作所;
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申请/专利号CN00819449.1
发明设计人佐佐木靖彦;
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申请日2000-04-21
分类号
代理机构中国国际贸易促进委员会专利商标事务所;
代理人付建军
地址日本东京
入库时间 2022-08-23 08:58:10

法律信息

法律状态公告日

法律状态信息

法律状态
2020-04-14

未缴年费专利权终止 IPC(主分类):G06F17/50 授权公告日:20060301 终止日期:20190421 申请日:20000421

专利权的终止
2006-03-01

授权

授权
2006-03-01

授权

授权
2004-01-07

实质审查的生效

实质审查的生效
2004-01-07

实质审查的生效

实质审查的生效
2003-10-29

公开

公开
2003-10-29

公开

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