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集成电路设计方法和集成电路闩锁效应测试方法

摘要

本发明提供了一种集成电路设计方法和集成电路闩锁效应测试方法,属于集成电路设计技术领域。其中,集成电路设计方法包括:从集成电路中选取指定的端口作为闩锁效应测试模式的控制端;建立控制端与集成电路中除复位端口之外的剩余端口之间的关联关系,以使控制端控制剩余端口在闩锁效应测试模式中的状态。本发明实施例提供的集成电路设计方法和集成电路闩锁效应测试方法,为集成电路设置了闩锁效应测试模式的控制端,利用该控制端控制集成电路的端口在闩锁效应测试模式中的状态,增加了电路内部信号的可控制性,可以更好的满足Latch up测试的需求,有利于客观准确地评价电路的抗闩锁效应能力,保证器件的质量。

著录项

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2020-07-10

    授权

    授权

  • 2018-07-13

    实质审查的生效 IPC(主分类):G01R31/28 申请日:20171228

    实质审查的生效

  • 2018-06-15

    公开

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