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基于Verilog模型提取IP硬核设计文件的方法

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本发明公开了一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：配置固定格式的Verilog模型文件；在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。本发明优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程更易于复用和维护。

著录项

公开/公告号CN108062424B

专利类型发明专利
公开/公告日2021-03-09

原文格式PDF
申请/专利权人成都锐成芯微科技股份有限公司;
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申请/专利号CN201610982427.5
发明设计人吴海媚;况波;
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申请日2016-11-09
分类号G06F30/392(20200101);G06F115/08(20200101);
代理机构
代理人
地址 610041 四川省成都市成都高新区天府五街200号菁蓉国际广场1号楼A区4楼
入库时间 2022-08-23 11:34:41

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