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一种高阶路由器输入端口缓冲优化结构

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本发明针对现有MBTR高阶路由器输入端口缓冲容量不足且利用率不均衡问题，提供一种高阶路由器输入端口缓冲优化结构，包括四个输入端口、四个输出端口、集中式输入端口缓冲、四个路由模块、四个行总线、16个行缓冲、一个16×16子交叉开关、16个列缓冲、四个完全相同的四选一多路选择器。本发明利用STT‑RAM的高密度以及低漏电特性来优化片上缓存，将MBTR高阶路由器瓦片内部的四块输入端口缓冲设置成一个根据输入端口负载请求动态分配存储空间的集中式输入端口缓冲，集中式输入端口缓冲内每个节点都是STT‑RAM buffer块，节点之间用胖树拓扑互连在一起，在隐藏STT‑RAM高写入延迟的同时充分利用其材料特性，有效提高片上缓冲区容量的同时提高缓冲资源利用率。

著录项

公开/公告号CN108390831B

专利类型发明专利
公开/公告日2021-06-15

原文格式PDF
申请/专利权人中国人民解放军国防科技大学;清华大学;
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申请/专利号CN201810062196.5
发明设计人廖湘科;董德尊;张鹤颖;戴艺;李存禄;祝雅正;
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申请日2018-01-23
分类号H04L12/861(20130101);H04L12/771(20130101);
代理机构11594 北京知联天下知识产权代理事务所(普通合伙);
代理人李学康;吴鑫
地址 410073 湖南省长沙市开福区砚瓦池正街47号
入库时间 2022-08-23 11:58:28

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