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一种面向硬件逻辑设计的需求建模与验证方法

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本发明公开了一种面向硬件逻辑设计的需求建模与验证方法，包括步骤1：获取需求分析阶段划分的功能模块，并将所述功能模块代码填入对应样式的表格中；步骤2：分析填充的、以多样式描述不同功能Verilog HDL语句的表格，记录同模块间表格的嵌套关系和不同模块间端口的实例化关系；步骤3：对代码进行语法和逻辑审查；步骤4：由模块代码生成保存时序运行逻辑的文档；步骤5：在不同的时钟沿调用时序运行逻辑的文档，使用表格显示对不同时钟沿时刻代码所处的逻辑分支的具体位置；步骤6：对验证逻辑正确后的所述代码进行整合操作，生成表格填充对应的Verilog HDL代码框架。该方法能以简单的填充表格方式，自动对逻辑进行验证，达到事前验证的效果。

著录项

公开/公告号CN110941932B

专利类型发明专利
公开/公告日2021-07-20

原文格式PDF
申请/专利权人大连理工大学;
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申请/专利号CN201911200553.0
发明设计人王洁;曹雪;邓双敏;周宽久;侯刚;
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申请日2019-11-29
分类号G06F30/33(20200101);
代理机构21235 大连智高专利事务所(特殊普通合伙);
代理人盖小静
地址 116023 辽宁省大连市甘井子区凌工路2号
入库时间 2022-08-23 12:09:31

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