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Layout optimization manner and layout optimization device and circuit design device

机译:布局优化方式,布局优化装置及电路设计装置

摘要

A method of finding the optimal placement of circuit elements is disclosed in which the optimal position of each circuit element is determined from the results of arithmetic operations performed by a processor network (12) where a plurality of processors are interconnected so as to form a neural network, and each processor takes in its own output and the outputs of all other processors to solve a problem.
机译:公开了一种寻找电路元件的最佳位置的方法,其中根据由处理器网络(12)执行的算术运算的结果来确定每个电路元件的最佳位置,在该处理器网络中,多个处理器相互连接从而形成神经网络。网络,每个处理器采用自己的输出以及所有其他处理器的输出来解决问题。

著录项

  • 公开/公告号JP2863550B2

    专利类型

  • 公开/公告日1999-03-03

    原文格式PDF

  • 申请/专利权人 HITACHI SEISAKUSHO KK;

    申请/专利号JP19890144123

  • 发明设计人 DATE HIROSHI;HAYASHI TERUMINE;

    申请日1989-06-08

  • 分类号G06F17/50;G06F15/18;H01L21/82;

  • 国家 JP

  • 入库时间 2022-08-22 02:29:21

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