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高速64×21b,1W/2R嵌入式SRAM的设计

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本文介绍了65nm CMOS工艺下一款64×21b,1W/2R高速高密度SRAM的设计.采用读写端口分离的10管1W/2R SRAM单元,提升了读写操作的噪声容限.采用两级动态译码电路产生字线脉冲、层次式位线和动态读出电路,提高了SRAM的速度,并降低了功耗.版图后的模拟结果表明,在典型工作条件下,存储器的读出延时为245ps,平均功耗为4.26mW.

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来源
《第18届全国信息存储技术学术会议》|2012年|147-150|共4页
会议地点无锡
作者
Zhou Quan; 周全; Wen Liang; 温亮; Chen Shu-ming; 陈书明; Li Zhen-tao; 李振涛;
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作者单位

中国计算机学会;

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会议组织
正文语种
原文格式 PDF
中图分类存贮器;
关键词
存储器; 制造工艺; 系统设计; 嵌入式SRAM单元;

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