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首页> 外文会议>12th International Workshop on Integrated Circuit Design: Power and Timing Modeling, Optimization and Simulation PATMOS 2002, Sep 11-13, 2002, Seville, Spain >Measurement of the Switching Activity of CMOS Digital Circuits at the Gate Level
【24h】

Measurement of the Switching Activity of CMOS Digital Circuits at the Gate Level

机译：在门级测量CMOS数字电路的开关活动

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Accurate estimation of switching activity is very important in digital circuits. In this paper we present a comparison between the evaluation of the switching activity calculated using logic (Verilog) and electrical (HSPICE) simulators. We also study how the variation on the delay model (min, typ, max) and parasitic effects affect the number of transitions in the circuit. Results show a variable and significant overestimation of this measurement using logic simulators even when including postlayout effects. Furthermore, we show the contribution of glitches to the overall switching activity, giving that the treatment of glitches in conventional logic simulators is the main cause of switching activity overestimation.
机译：在数字电路中，准确估计开关活动非常重要。在本文中，我们介绍了使用逻辑（Verilog）和电气（HSPICE）模拟器计算的开关活动评估之间的比较。我们还研究了延迟模型的变化（最小值，典型值，最大值）和寄生效应如何影响电路中的跃迁数量。结果显示，即使包括后期布局效应，使用逻辑模拟器也可能对该测量进行可变且明显的高估。此外，我们显示了毛刺对整个开关活动的贡献，这表明在常规逻辑模拟器中对毛刺的处理是开关活动过高估计的主要原因。

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