Robust low-power CMOS precharge logic

机译：强大的低功耗CMOS预充电逻辑

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In this paper we improve the Ultra Low-Voltage gate by including a keeper transistor at the floating-gate to make the gate more static. Thus, the refresh overhead is excluded, in addition the power consumption in evaluation period is significant lower. We also evaluate the gates behaviour for the effect of delayed input signal. All results are obtained by simulation in Cadence for a 90 nm process parameters.

机译：在本文中，我们通过在浮栅处包括一个保持晶体管来使栅更加静态，从而改进了超低压栅。因此，排除了更新开销，此外，评估期间的功耗大大降低。我们还评估了门控行为对延迟输入信号的影响。所有结果均通过在Cadence中针对90 nm工艺参数进行仿真获得。

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来源
《2013 IEEE Faible Tension Faible Consommation》|2013年|1-4|共4页
会议地点 Paris(FR)
作者
Mirmotahari; O.; Berg; Y.;
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作者单位

Nanoelectronics, Department of Informatics, University of Oslo, Blindern, Oslo Norwayc;

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会议组织
原文格式 PDF
正文语种 eng
中图分类
关键词
90nm; Cadence; Domino logic; Floating-Gate; Low-Power; Precharge logic; Refresh; Static CMOS; Ultra Low-Voltage;

机译：90nm;脚踏圈速;多米诺骨牌逻辑;浮栅;低功耗;预充电逻辑;刷新;静态CMOS;超低压;;

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