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首页> 外文会议>2015 International Conference on Energy Systems and Applications >FPGA implementation of conventional and vedic algorithm for energy efficient multiplier
【24h】

FPGA implementation of conventional and vedic algorithm for energy efficient multiplier

机译：节能乘数的传统算法和吠陀算法的FPGA实现

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Digital Signal Processor (DSP) as well as other microcontroller applications requires fast and low power consumption systems to compete with the advanced technology. The performance of the DSP applications mainly depends on the multiplier, because the multiplication requires more iterations, long time and large area of the system than other computations. Hence to improve the performance of the system it is required to have high speed and low power consumption multiplier. In this paper we proposed the comparative study of two different algorithms, first one is the conventional method called as ¿¿¿Booth Multiplier¿¿¿ and other is the vedic method ¿¿¿Nikhilam Navatascaram Dasatah¿¿¿ using reversible logic gates. Both the multipliers are designed and implemented by using Xilinx 13.2 ISE simulator. Comparative results of both the multipliers are analyzed in terms of delay, area and power consumption.
机译：数字信号处理器（DSP）以及其他微控制器应用需要快速，低功耗的系统才能与先进技术竞争。 DSP应用程序的性能主要取决于乘法器，因为与其他计算相比，乘法需要更多的迭代，更长的时间和更大的系统面积。因此，为了改善系统的性能，需要具有高速和低功耗的乘法器。在本文中，我们提出了两种不同算法的比较研究，第一种是称为“ Booth Multiplier”的常规方法，另一种是使用可逆逻辑门的吠陀方法“ Nikhilam Navatascaram Dasatah”。这两个乘法器都是使用Xilinx 13.2 ISE模拟器设计和实现的。从延迟，面积和功耗方面分析了两个乘法器的比较结果。

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