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COST MODELING FOR WAFER LEVEL PACKAGING

机译：晶圆级包装的成本建模

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摘要

Wafer level packaging is often the most cost effective approach to achieve miniaturization.rnHowever, using wafer level packaging for the wrong application can be quite expensive. Thernsignificant difference in printed circuit board interconnect design rules and semiconductorrninterconnect design rules must be addressed by the package and presents unique challengesrnfor wafer level packaging. Since the size of the traditional wafer level package is limited tornbe the same size as the die, it is not suitable for high IO count applications.rnIf miniaturization is not required, a wire bond package is usually the most cost effectivernapproach for high IO count applications. However, a modified wafer level packagingrnapproach called fan-out wafer level packaging is an option to overcome the traditional WLPrnIO restriction. In many cases, fan-out wafer level packaging is the lowest cost solution forrnapplications requiring a moderate number of IOs.
机译：晶圆级封装通常是实现小型化的最具成本效益的方法。但是，将晶圆级封装用于错误的应用程序可能会非常昂贵。封装必须解决印刷电路板互连设计规则和半导体互连设计规则之间的重大差异，这对晶圆级封装提出了独特的挑战。由于传统晶圆级封装的尺寸被限制为与管芯相同的尺寸，因此不适合用于高IO数量的应用。如果不需要小型化，则引线键合封装通常是最具成本效益的方法，适用于高IO数量的应用。但是，一种改进的晶圆级封装方法称为扇出晶圆级封装是克服传统WLPrnIO限制的一种选择。在许多情况下，扇出晶圆级封装是需要中等数量IO的应用中成本最低的解决方案。

著录项

  • 来源
    《Device packaging 2010》|2010年|p.1-4|共4页
  • 会议地点 Scottsdale/Fountain Hills AZ(US)
  • 作者

    Chet A. Palesko;

  • 作者单位

    SavanSys Solutions LLCrn(512) – 402 – 9943rnchetp@savansys.com;

  • 会议组织
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类 制造工艺;
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