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首页> 外文会议>IEEE Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems >Finite-element modelling of stress induced wafer warpage for a full BiCMOS process
【24h】

Finite-element modelling of stress induced wafer warpage for a full BiCMOS process

机译：压力诱导晶圆翘曲的有限元建模全BICMOS过程

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A finite element method (FEM) wafer scale model considering all the process details, e.g. metal patterning, via etching, etc., is built for a state-of-the-art 0.13-μm SiGe BiCMOS fully processed 8-inch wafer. Associated layer residual stress and wafer warpage are extracted and compared with hand calculation and experimental results. The comparison results show that the wafer warpage predicted by FEM model demonstrates only about 10 μm maximum deviation over an 80 μm-bowed wafer. An accurate stress model for an 8-inch wafer including full BiCMOS process is successfully developed and validated.
机译：考虑所有过程细节的有限元方法（FEM）晶片刻度模型，例如，基于最先进的0.13-μmSiGeBICMOS建立了金属图案，通过蚀刻等，完全加工了8英寸晶片。提取相关的层残余应力和晶片翘曲，并与手计算和实验结果进行比较。比较结果表明，由FEM模型预测的晶片翘曲仅在80μm弓形晶片上显示大约10μm的最大偏差。成功开发和验证了8英寸晶圆的精确应力模型，包括全BICMOS过程。

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