• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>IEEE International Conference on ASIC >Electrical Overstress (EOS): Challenges for component and system-level co-design
【24h】

Electrical Overstress (EOS): Challenges for component and system-level co-design

机译：电气过应力（EOS）：组件和系统级协同设计的挑战

获取原文
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

Electrical Overstress (EOS) continues to impact semiconductor components and systems as technologies scale from micro-to nano-electronics [1-10]. This paper will teach fundamentals of electrical overstress (EOS) and how to minimize and mitigate EOS failures [1]. The paper will provide a clear picture of EOS phenomena, EOS origins, EOS sources, EOS physics, and failure mechanisms. The paper will focus the challenges to achieve robust design for component and system level with co-design of EOS and ESD.
机译：随着技术从微电子到纳米电子技术的发展，电气过应力（EOS）继续影响着半导体组件和系统[1-10]。本文将讲授电气过应力（EOS）的基础知识，以及如何最大程度地减少和减轻EOS故障[1]。本文将提供有关EOS现象，EOS起源，EOS来源，EOS物理原理和失效机制的清晰图片。本文将重点讨论如何通过EOS和ESD的共同设计实现针对组件和系统级别的稳健设计的挑战。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号