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【24h】

Near-threshold SRAM design on 40-nm CMOS technology for low power design

机译：采用40nm CMOS技术的近阈值SRAM设计，可实现低功耗设计

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In this paper, a near-threshold SRAM circuit designed in SMIC 40nm CMOS technology is proposed. Since near-threshold supply voltage will reduce the write noise margin (WNM), transient negative bit-line (T-NBL) voltage technology is adapted in this circuit to improve the writing ability and the stability. The T-NBL uses two capacitors to connect the right and the left bit-lines, so the voltage level can be controlled by a logic signal Thus an ideal negative pulse will be generated to improve the WNM. A series of simulation results indicated that WNM and writing speed was improved by T-NBL technique. Simulation results shows that the proposed circuit can work around 0.5V supply voltage at most.
机译：本文提出了一种采用SMIC 40nm CMOS技术设计的近阈值SRAM电路。由于接近阈值的电源电压会降低写噪声裕度（WNM），因此在该电路中采用了瞬态负位线（T-NBL）电压技术，以提高写能力和稳定性。 T-NBL使用两个电容器连接左右位线，因此电压电平可以由逻辑信号控制，因此将生成理想的负脉冲以改善WNM。一系列的仿真结果表明，通过T-NBL技术可以提高WNM和写入速度。仿真结果表明，该电路最多可在0.5V的电源电压下工作。

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