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Implementation of efficient portable low delay adder using FPGA

机译：使用FPGA实现高效的便携式低延迟加法器

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No doubt that in this technological era the arithmetic circuit is the core of most all the Digital Signal Processing applications (DSP), especially adder circuits. In this paper, various types of adder circuits have been implemented on Field Programmable Gate Array (FPGA). Furthermore, another architecture for adder called Carry Shifting Adder (CSHA) is proposed. This depends on shifting the carry to the next stage. Then it's combined with a carry increment circuit to get a low delay. The goal of this paper is to efficiently carry out the proposed CSHA adder with carry increment circuit over FPGA kit. Simulations are done to find out the circuit area and delay. Also, this is compared with the related other adder circuits. The performance of this proposed adder circuit is better than other related ones in both area and delay.
机译：毫无疑问，在这个技术时代，算术电路是大多数数字信号处理应用（DSP），尤其是加法器电路的核心。在本文中，已经在现场可编程门阵列（FPGA）上实现了各种类型的加法器电路。此外，提出了另一种用于加法器的架构，称为进位移位加法器（CSHA）。这取决于将进位转移到下一个阶段。然后，将其与进位增量电路相结合，以获得较低的延迟。本文的目的是通过FPGA套件有效地执行带有进位增量电路的CSHA加法器。进行仿真以找出电路面积和延迟。另外，将其与相关的其他加法器电路进行比较。所提出的加法器电路在面积和延迟方面的性能均优于其他相关电路。

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