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Proposal for a new ALICE CPV-HMPID front-end electronics topology

机译：关于新的ALICE CPV-HMPID前端电子拓扑的建议

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This paper presents the proposal of a new front-end readout electronics (RO) architecture for the ALICE Charged-particle Veto detector (CPV) located in PHOton Spectrometer (PHOS), and for the High Momentum particle IDentification detector (HMPID). With the upgrades in hardware typology and proposed new readout scheme in FPGA design, the RO system shall achieve at least five times the speed of the present front-end readout electronics. Design choices such as using the ALTERA Cyclone V GX FPGA, the topology for parallel readout of Dilogic cards and an upgrade in FPGA design interfaces will enable the RO electronics to reach an approximate interaction rate of 50 kHz. This paper presents the new system hardware as well as the preliminary prototype measurement results. This paper concludes with recommendations for other future planned updates in hardware schema.
机译：本文为位于光子能谱仪（PHOS）中的ALICE带电粒子否决检测器（CPV）和高动量粒子识别检测器（HMPID）提出了一种新的前端读出电子（RO）架构的建议。随着硬件类型的升级和FPGA设计中提出的新读取方案，RO系统的速度至少应为当前前端读取电子设备的五倍。设计选择（例如使用ALTERA Cyclone V GX FPGA，并行读取Dilogic卡的拓扑结构以及FPGA设计接口的升级）将使RO电子设备达到大约50 kHz的交互速率。本文介绍了新的系统硬件以及初步的原型测量结果。本文以对硬件架构中其他未来计划的更新的建议作为结尾。

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