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首页> 外文会议>IEEE International Symposium on Circuits and Systems >DRAB-LOCUS: An Area-Efficient AES Architecture for Hardware Accelerator Co-Location on FPGAs
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DRAB-LOCUS: An Area-Efficient AES Architecture for Hardware Accelerator Co-Location on FPGAs

机译：DRAB-LOCUS：用于FPGA上的硬件加速器共置的高效区域性AES架构

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Advanced Encryption Standard (AES) implementations on Field Programmable Gate Arrays (FPGA) commonly focus on maximizing throughput at the cost of utilizing high volumes of FPGA slice logic. High resource usage limits systems' abilities to implement other functions (such as video processing or machine learning) that may want to share the same FPGA resources. In this paper, we address the shared resource challenge by proposing and evaluating a low-area, but high-throughput, AES architecture. In contrast to existing work, our DSP/RAM-Based Low-CLB Usage (DRAB-LOCUS) architecture leverages block RAM tiles and Digital Signal Processing (DSP) slices to implement the AES Sub Bytes, Mix Columns, and Add Round Key sub-round transformations, reducing resource usage by a factor of 3 over traditional approaches. To achieve area-efficiency, we built an inner-pipelined architecture using the internal registers of block RAM tiles and DSP slices. Our DRAB-LOCUS architecture features a 12-stage pipeline capable of producing 7.055 Gbps of interleaved encrypted or decrypted data, and only uses 909 Look Up tables, 593 Flip Flops, 16 block RAMs, and 18 DSP slices in the target device.
机译：在现场可编程门阵列（FPGA）上的高级加密标准（AES）实施通常集中在以通过利用大量FPGA切片逻辑为代价的最大化吞吐量上。高资源使用率限制了系统实现可能希望共享相同FPGA资源的其他功能（例如视频处理或机器学习）的能力。在本文中，我们通过提出和评估低面积但高吞吐量的AES架构来应对共享资源的挑战。与现有工作相比，我们基于DSP / RAM的低CLB使用率（DRAB-LOCUS）体系结构利用Block RAM磁贴和数字信号处理（DSP）片来实现AES子字节，混合列和添加回合密钥子全面的转换，与传统方法相比，资源使用减少了三倍。为了实现面积效率，我们使用Block RAM磁贴和DSP Slice的内部寄存器构建了内部流水线架构。我们的DRAB-LOCUS体系结构具有12级流水线，能够产生7.055 Gbps的交错加密或解密数据，并且仅在目标设备中使用909个查找表，593个触发器，16个RAM块和18个DSP片。

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