基于FPGA的卷积神经网络硬件加速器设计

秦华标; 曹钦平

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基于FPGA的卷积神经网络硬件加速器设计

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针对卷积神经网络(CNN)计算量大、计算时间长的问题,该文提出一种基于现场可编程逻辑门阵列(FPGA)的卷积神经网络硬件加速器。首先通过深入分析卷积层的前向运算原理和探索卷积层运算的并行性,设计了一种输入通道并行、输出通道并行以及卷积窗口深度流水的硬件架构。然后在上述架构中设计了全并行乘法-加法树模块来加速卷积运算和高效的窗口缓存模块来实现卷积窗口的流水线操作。最后实验结果表明,该文提出的加速器能效比达到32.73 GOPS/W,比现有的解决方案高了34%,同时性能达到了317.86 GOPS。

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来源
《电子与信息学报》|2019年第11期|2599-2605|共7页
作者
秦华标; 曹钦平;
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作者单位

华南理工大学电子与信息学院广州 510641;

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原文格式 PDF
正文语种 chi
中图分类基本电路;
关键词
卷积神经网络; 硬件加速; 现场可编程逻辑门阵列; 计算并行; 深度流水;

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