硬件加速

摘要： 现场可编程门阵列(FPGA)被广泛应用于卷积神经网络(CNN)的硬件加速中。为优化加速器性能,Qu等人(2021)提出了一种3维可变换的CNN加速结构,但该结构使得并行度探索空间爆炸增长,搜索最优并行度的时间开销激增,严重降低了加速器实现的可行性。为此该文提出一种细粒度迭代优化的并行度搜索算法,该算法通过多轮迭代的数据筛选,高效地排除冗余的并行度方案,压缩了超过99%的搜索空间。同时算法采用剪枝操作删减无效的计算分支,成功地将计算所需时长从106 h量级减少到10 s内。该算法可适用于不同规格型号的FPGA芯片,其搜索得到的最优并行度方案性能突出,可在不同芯片上实现平均(R1,R2)达(0.957,0.962)的卓越计算资源利用率。

摘要： 为了降低HEVC视频编码标准中帧内预测的复杂度,本文提出了基于深度学习的帧内块划分提前终止算法,并利用FPGA开发板进行硬件加速。提前终止算法利用深度学习中的卷积神经网络提取帧内CTU块的纹理特征,并根据提取到的纹理特征决定帧内块划分情况,进行帧内块划分的提前终止,从而减少帧内预测的复杂度;硬件加速利用Xilinx Vitis AI开发环境实现帧内卷积神经网络的FPGA硬件部署,完成硬件加速过程。测试结果表明,与HM16.5相比,本文算法在保证性能的情况下可以降低约59.253%的编码复杂度,在经过FPGA硬件加速过程后,帧内块划分预测速度最高可达到1269.27FPS。

摘要： 数字电视机顶盒作为一类嵌入式设备,相比于个人计算机,它具有处理能力偏低、资源受限等特点。在机顶盒上的浏览器面向的主要业务是视频业务,一般存在较多需要大量绘图的网页元素,仅依靠CPU完成渲染工作会造成网页加载缓慢、响应大幅延时的问题,严重影响用户体验。本文阐述并实践了一种调用GPU对嵌入式浏览器进行硬件加速的机制,绘图复杂的网页元素调用图形处理器辅助渲染,然后合成到最终网页。实验结果表明,使用硬件加速改造后的嵌入式浏览器比未经硬件加速改造的嵌入式浏览器,在同样的硬件平台、同样的网络条件及访问相同网页情况下,常用视频业务(CCTV视频、腾讯视频、优酷视频、爱奇艺视频)的启动加载主页耗时、遥控交互单次耗时和视频加载耗时3个方面分别平均减少了70%、40%和50%。

摘要： 深度卷积神经网络(CNN)模型中卷积层和全连接层包含大量卷积操作,导致网络规模、参数量和计算量大幅增加,部署于CPU/GPU平台时存在并行计算性能差和不适用于移动设备环境的问题,需要对卷积参数做量化处理并结合硬件进行加速设计。现场可编程门阵列(FPGA)可满足CNN并行计算和低功耗的需求,并具有高度的灵活性,因此,基于FPGA设计CNN量化方法及其加速系统。提出一种通用的动态定点量化方法,同时对网络的各个层级进行不同精度的量化,以减少网络准确率损失和网络参数的存储需求。在此基础上,针对量化后的CNN设计专用加速器及其片上系统,加速网络的前向推理计算。使用ImageNet ILSVRC2012数据集,基于VGG-16与ResNet-50网络对所设计的量化方法和加速系统进行性能验证。实验结果显示,量化后VGG-16与ResNet-50的网络规模仅为原来的13.8%和24.8%,而Top-1准确率损失均在1%以内,表明量化方法效果显著,同时,加速系统在运行VGG-16时,加速效果优于其他3种FPGA实现的加速系统,峰值性能达到614.4 GOPs,最高提升4.5倍,能耗比达到113.99 GOPs/W,最高提升4.7倍。

摘要： 近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径。然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速整体性能的重要因素,而目前尚缺少能够在可重构硬件设计的早期阶段进行动态重构开销精确估算的相关方法。为此,通过对主流FPGA的比特流配置文件进行剖析,提出了一种基于可重构功能模块消耗的资源估算相应部分重构比特流文件大小的方法,并在此基础上构建了运行时重构的性能开销模型。作为验证,在Xilinx VC709 FPGA平台对神经网络计算方法如Winograd算法、FFT算法、GEMM算法和加密算法如AES、DES等进行了动态重构模式下的硬件部署。实验结果表明,所提出的性能开销模型可以对不同算法的动态重构开销进行快速评估,并达到了平均98%的准确率,能够便捷地应用于动态重构加速器设计中。

摘要： 本文提出了一种基于ZYNQ SOC平台的多功能图像处理硬件加速系统并详细阐述了该系统的架构及对应的图像处理加速过程,旨在发挥该平台所含的FPGA模块与ARM模块各自的优势,进而达到使用一种通用架构对多种图像处理应用进行硬件加速的目的。同时,本文提出了两种可配置硬件加速模块的实现方式并比较了其各自结构特点,进而探讨了其各自的适用场景。最后,本文介绍了本系统的系统架构及在不同应用下的工作过程,并对SOBEL边缘检测,运动目标边缘检测,人脸检测三种不同应用进行同平台下的对比测试,测试结果表明:相对于单纯使用该平台上的ARM处理器进行处理,使用本文所提出的架构,三种不同应用分别获得了50%~90%的加速效果。

摘要： 针对运动目标检测算法在传统PC端上实时性较差的问题,设计了一种基于ZYNQ硬件加速的运动目标实时检测系统。将摄像头采集的彩色视频流转换为灰度视频流并进行图像处理来实现运动目标检测,并将检测后的结果与原彩色视频流叠加来显示实时检测结果;选用经典的帧差法,并在ZYNQ平台上设计和实现该算法,在VDMA存储中使用乒乓操作加速,中值滤波进行图像处理时使用流水线操作并行加速,大大地提高了算法处理速度。设计实现后对传统的CPU+OpenCV实现横向对比分析,结果表明ZYNQ平台在实时性上具有明显优势。

摘要： 为实现边缘端人体行为识别需满足低功耗、低延时的目标,本文设计了一种以卷积神经网络(CNN)为基础、基于可穿戴传感器的快速识别系统.首先通过传感器采集数据,制作人体行为识别数据集,在PC端预训练基于CNN的行为识别模型,在测试集达到93.61%的准确率.然后,通过数据定点化、卷积核复用、并行处理数据和流水线等方法实现硬件加速.最后在FPGA上部署识别模型,并将采集到的传感器数据输入到系统中,实现边缘端的人体行为识别.整个系统基于Ultra96-V2进行软硬件联合开发,实验结果表明,输入时钟为200 M的情况下,系统在FPGA上运行准确率达到91.80%的同时,识别速度高于CPU,功耗仅为CPU的1/10,能耗比相对于GPU提升了91%,达到了低功耗、低延时的设计要求.

摘要： 本文提出了一种基于XilinxSDSoC的OpenCV函数库的硬件加速方法,将函数库中对资源依赖程度高、耗时时间长的函数,动态重构到FPGA的硬件逻辑资源上执行,从而对图像处理函数进行硬件加速。实验结果表明:对库函数中的自适应阈值、中值滤波、均值滤波等算法的库函数实现硬件加速,缩短了函数的执行时间,提高了系统性能。

摘要： 针对云南边远山区低网络覆盖率和低传输速率下普通移动设备对神经网络处理速度慢、成本高、效率低的问题,提出一种基于APSoC的心音辅助诊断算法的硬件加速方法。在对5122例心音信号进行去噪、特征提取等预处理后,训练CNN网络模型用于心音样本分类。设计通用卷积电路与通用池化电路,将HLS优化后生成硬件电路部署至Zynq-7020 APSoC硬件平台,实现CNN算法的硬件加速。实验结果表明,相同条件下,其分类速度相比Intel-i7-8700提高了35倍,分类准确率仅损失了不到1%。该方法满足了高性能、低功耗、低成本等要求,为先心病初诊辅助诊断提供了一种离线解决方案。

摘要： 人工智能技术是地面无人平台目标识别、视觉导航、环境感知等技术的核心,然而以神经网络为代表的智能算法计算密集度高、占用计算资源大,难以部署在资源受限的地面无人平台上.针对地面无人平台强实时性需求、人工智能算法密集型计算需求和小型化嵌入式系统中算力功耗等资源限制,文章以地面无人平台物体识别任务为背景,选择卷积神经网络作为物体识别算法并进行适当裁剪以适应资源受限环境的需求;基于ARM+FPGA异构计算框架与OpenCL并行编程标准,充分利用FPGA流水并行处理的特性,对卷积神经网络算法进行硬件加速,提高计算效率.使用该系统处理不同种类的物体图像进行实验,实验数据表明,该系统可以对实验物体进行正常识别,同时识别效率有着非常明显的提高.

摘要： 针对信号处理算法中广泛涉及的小规模三角矩阵求逆运算,基于FPGA平台对其进行了硬件加速的架构设计.根据求逆运算中的基本操作,设计了对应的双精度浮点处理单元(PE),并基于流水技术,实现了对PE的分时复用,使系统具有更高的工作主频及更少的资源消耗.所设计的求逆模块相比于MATLAB具有良好的计算加速效果,能较好满足计算的实时性要求.

摘要： CFD(计算流体力学)计算任务具有计算密集,耗时集中等特点.在CPU+FPGA异构平台下,将FPGA作为硬件加速协处理器可以实现CFD计算性能的提升.本文针对Euler3D程序开展了计算任务的软硬件划分和模块的硬化与封装研究,并在搭建的CPU+FPGA平台下进行了硬件加速实验与验证.减少I/O开销和利用多片FPGA并行加速是进一步提升CFD计算硬件加速性能的有效手段.

摘要： 生物序列比对是生物信息学领域重要的研究工具,主要用于确定序列的生物属性.由于该领域应用的广泛性、计算的复杂性以及海量数据特征,对计算机性能提出越来越高的高求,迫切需要高性能计算的支持.对基于硬件加速的生物序列比对进行综述,侧重从高性能计算对序列比对领域的影响及挑战的角度,按照比对时所使用的体系结构的区别,对目前基于硬件加速的序列比对方法进行了归类;分别对各类方法作了深入的对比分析并总结出技术难点;最后,经过对现有研究工作的分析,对该领域存在的问题作出了总结,展望了今后的发展方向.

摘要： 针对网络入侵检测系统(NIDS)正则表达式匹配软件实现的性能不足，提出一种基于正则表达式匹配硬件加速的入侵检测方法，引入硬件内容匹配卡设计一种带流水的高性能入侵检测系统。实验测试结果表明，基于正则表达式匹配硬件加速的入侵检测系统的吞吐率可提高1.5倍。

摘要： 集合通信在科学计算中被广泛使用,对并行应用的性能有重要的影响.很多研究人员对集合通信的优化进行了研究,但基于交换机的硬件加速集合通信的研究很少.本文通过设计一款支持树形算法的交换芯片来构建低延迟、高带宽、高可靠的专用集合通信网络,实现了对Barrier和Allreduce的硬件加速.模拟实验表明,4096节点规模的系统执行一次Barrier操作的延迟为1.85μs;对于8字节以内的小消息,执行Allreduce操作延迟为2.26μs;对于长度为4KB的大消息,执行Allreduce操作延迟小于28.50μs,带宽144.25MB/s.并且,通过增加集合通信网络层数指数地扩大系统规模时,Barrier和Allreduce延迟仅有常数的增加.

摘要： 本文研究了计算机多媒体处理能力提升的关键技术,包括总线的改进、多媒体硬件加速以及多媒体指令集三个方面.通过对这些多媒体加速技术的研究和分析,了解计算机多媒体处理能力不断加强的过程,以及计算机多媒体加速技术的未来发展趋势.

摘要： 使用基于GPU 和FPGA的专用硬件进行通用计算的加速可以充分利用算法的 并行性,是当今高性能计算的热点.为解决在异构加速平台上的并行编程效率问题,本文提出了一种基于MapReduce的编程模型,能够在FPGA 上实现与软件类似的编程 灵活性,并且可扩展到GPGPU上.应用实例证明,这种编程模型可以有效提高硬件计 算的效率.

摘要： 本文阐述了利用32 位软核处理器NIOS II 控制硬件TCP/IP 协议栈W5300 实现以太网接口的方法，结合SOPC 可以灵活配置的特点，定制了硬件系统，并且对接收和发送等关键函数进行了硬件加速。性能测试结果表明，本系统突破了以太网数据传输率低的瓶颈，在传输大容量数据的时候展现了极高的性能。

摘要： 在各种计算电磁学方法中,基于计算机数值计算技术的电磁场数值算法获得了广泛的应用,GPU并行加速就是其中一种.本文介绍了GPU并行加速原理,并在CUDA平台下通过搭建GPU并行加速系统实现了FDTD法的电磁计算加速,此外还通过计算PEC球体模型的RCS对GPU的加速性能进行了研究与讨论,说明了GPU加速的优势.

摘要： 本文公开了使用硬件加速器来管理安全通信的计算系统、设备和相关联的方法。在一个实施例中，一种方法包括在硬件加速器的FPGA处经由计算机网络从对等计算设备接收消息，并检查所接收的消息中的每一个以确定所接收的消息是否包含应用数据。该方法然后可以包括将不包含应用数据的所接收的消息的第一子集转发到处理器，以用于进一步处理，并且根据安全协议来处理包含应用数据的消息的第二子集，而不将第二子集转发到处理器，以减少通信桥上的带宽的消耗。

摘要： 本发明公开了一种主机与硬件加速模块的交互方法、硬件加速设备及介质，所述交互方法包括：响应主机的硬件加速命令；根据PCIe总线的非挥发性设备的接口标准NVMe协议，与所述主机交互硬件加速数据。本发明有效降低主机与硬件加速模块之间通信方式的复杂度，有效降低在主机中升级或增加硬件加速模块过程的复杂度和代价。

摘要： 本发明提供一种卷积硬件加速方法及卷积硬件加速电路。卷积硬件加速方法包括：将特征图分割为多个图块；在进行分割时，分割的图块的列宽和MAC运算单元的数量相匹配，分割的图块的行高为内部存储模块可容纳的最大行数；按顺序读入一个图块和对应的卷积核在进行卷积运算所需的数据；依次提取所述一个图块和所述对应的卷积核的提取数据；以及进行卷积运算并输出运算结果到外部存储模块。采用本发明提供的卷积硬件加速方法，可以用较小的内部缓存面积可以支持任意大小分辨率的特征图进行卷积运算；采用这样的图块分割方式，使得MAC运算单元的利用效率较高，且可以尽可能地减少垂直方向上边界数据的读取，进一步提高卷积的运算速度。

摘要： 本公开提供了一种硬件加速器复用方法，包括接收报文并传递至中转模块，所述中转模块将所述报文传递至至少一个处理模块以执行至少一个处理操作，其中，在每个处理操作执行完成后，执行所述处理操作的第一处理模块将所述报文返回至所述中转模块，所述中转模块判断所述报文是否处理结束，在所述报文处理尚未结束的情况下，将所述报文传递至第二处理模块以继续执行处理操作，在所述报文处理结束的情况下，通过外部接口输出处理后的数据。本公开还提供了一种硬件加速装置。

摘要： 本发明提供一种卷积硬件加速方法及卷积硬件加速电路。卷积硬件加速方法包括：将特征图分割为多个图块；在进行分割时，分割的图块的列宽和MAC运算单元的数量相匹配，分割的图块的行高为内部存储模块可容纳的最大行数；按顺序读入一个图块和对应的卷积核在进行卷积运算所需的数据；依次提取所述一个图块和所述对应的卷积核的提取数据；以及进行卷积运算并输出运算结果到外部存储模块。采用本发明提供的卷积硬件加速方法，可以用较小的内部缓存面积可以支持任意大小分辨率的特征图进行卷积运算；采用这样的图块分割方式，使得MAC运算单元的利用效率较高，且可以尽可能地减少垂直方向上边界数据的读取，进一步提高卷积的运算速度。

摘要： 本说明书实施例提供视频编码系统、硬件加速装置及硬件加速方法，其中视频编码系统包括：图像信号处理器、图像存储模块、硬件加速装置和视频编码模块；图像存储模块，被配置为接收并写入图像信号处理器发送的像素；硬件加速装置，被配置为监测写入图像存储模块的像素并进行写计数，获得写计数结果；接收视频编码模块发送的编码请求，根据写计数结果，确定图像存储模块中当前像素数目是否满足编码数目，若满足，则向视频编码模块发送读取信号；视频编码模块，被配置为接收到读取信号的情况下，从图像存储模块读取编码数目的像素进行编码。如此，极大的降低了图像信号处理器与视频编码模块之间的交互延时，极大提高了视频编码的编码效率。

摘要： 本发明公开了一种RAID 6硬件加速电路结构，包括：参数解析模块，配置用于获取RAID 6算法的参数系数，并基于参数系数计算运算系数；数据缓存模块，配置用于存储磁盘数据；有限域运算模块，配置用于依次获取当前盘对应的运算系数和磁盘数据，并基于当前盘对应的运算系数和磁盘数据进行有限域乘法运算以得到当前盘的中间值；其中，有限域运算模块进一步配置用于将计算得到的第一个盘的中间值缓存到中间值存储模块，将计算得到的其他盘的中间值与中间值存储模块中的值进行异或运算，并将运算结果缓存到中间值存储模块，若是当前盘为最后一个盘，则将中间值存储模块中的值作为最终结果输出。本发明还公开了RAID 6硬件加速实现方法。

摘要： 公开了硬件加速器和硬件加速器方法。所述硬件加速器方法包括：接收输入数据；从主机加载查找表(LUT)；通过将输入数据输入到比较器来确定LUT的地址；基于所述地址获得与输入数据对应的LUT的值；以及基于LUT的值确定与输入数据对应的非线性函数的值，其中，LUT基于输出非线性函数的值的神经网络的权重而确定。

摘要： 本发明提供了一种基于硬件加速器的抓包方法、装置、硬件加速器及介质，该方法应用于硬件加速器，该硬件加速器通过该硬件加速器的端口与网络设备通信，该方法包括：获取测试配置信息，该测试配置信息包括目标端口；根据该测试配置信息，在通过该目标端口接收来自该网络设备的数据包时，对该目标端口上接收的数据包进行抓包，记录数据包的调试信息。因为网络设备所收发的数据包均会经过硬件加速器，所以通过硬件加速器进行抓包时，不会出现日志丢失的情况，且时间戳是统一的。

摘要： 提供了硬件加速器执行的方法、硬件加速器和神经网络装置。所述方法包括：接收待分类图像，通过对待分类图像执行与神经网络的全连接层对应的计算处理，生成与待分类图像被分类到相应类的概率相关的结果值作为概率相关数据，加载查找表，基于概率相关数据的概率相关数据分布将概率相关数据的每个概率相关数据值映射到查找表中的索引，使用查找表获得与概率相关数据值对应的输出数据值，以及基于输出数据值确定待分类图像所属的类。输出数据值与概率相关数据值的相应柔性最大值成比例。