高层次综合

摘要： 近年来,现场可编程门阵列(field programmable gate array,FPGA)凭借其灵活性、低功耗等特点吸引了工业界和学术界的广泛关注与应用,随着硬件发展增速变缓,摩尔定律失效,异构计算以不可阻挡的趋势成为当前热门领域。高层次综合技术有效地解决了在异构计算形势下,如何以软硬件协同方式进行开发,如何降低软件算法开发人员使用硬件设计的学习门槛,如何加速系统开发过程中的快速原型迭代等诸多问题。高层次综合技术能够将高层次语言描述的逻辑结构自动转换为低抽象级语言描述的电路模型,使得硬件开发具有了更高的灵活性和高效性。高层次综合技术经历了长期的探索,从高层次综合技术出现的背景和需求为出发点,介绍其早期发展历史,涉及的关键基础技术和优化方法,并对影响力较大的技术工作做以总结,最后提出未来的展望与挑战。

摘要： Sobel边缘检测算法是图像处理中一种经常用到的算法,其执行效率往往会影响整个处理过程的实时性。本文基于前人的工作,使用Xilinx公司的ZYNQ系列FPGA基于HLS语言实现了该算法,使用VivadoHLS开发环境自带的优化功能对其核心卷积运算进行了优化,并将几种优化方式的结果进行了对比。

摘要： 当前,卷积神经网络越来越多的应用于工业生产中,传统的基于CPU及GPU的神经网络平台存在体积大、能耗高等缺点,在工业生产现场部署存在困难.基于ARM的嵌入式平台虽然易于部署,但存在算力低的缺点,难以高效的实现卷积神经网络.针对此问题,本文设计并实现了一种基于Zynq平台的卷积神经网络单元,通过充分利用Zynq平台上FPGA端并行计算的特点,对卷积神经网络中卷积层进行加速,使用高层次综合(High-Level Synthesis,HLS)进行卷积层和池化层IP核的设计,并针对性的给出优化方案.最终实现在嵌入式平台上对手写数字的高效识别.经实验验证,该设计单元在较少占用FPGA上计算资源的同时,快速、准确地进行手写数字识别.

摘要： 设计空间探索(DSE)问题一直是一个具有挑战性的问题,因为设计空间大小呈指数倍增长,仿真时间非常长,并且DSE存在多个目标。由于人工探索的局限性促使了许多自动探索的算法的提出,于是设计师们希望通过一种自动化的方法来解决这个问题,从而加快探索过程。本文旨在通过对设计空间探索技术进行的调查,以便为研究人员提供有关未来研究方向的见识。

摘要： 嵌入式环境下使用FPGA作为协处理器进行算法加速已经被业界广泛使用,但传统FPGA逻辑设计的流程复杂,开发难度大,无法快速重构,不能满足算法模型快速迭代的需求,采用半自动化的FPGA优化部署方案是较为合适的技术路线。面向下一代航空电子系统微型化智能化的需求,使用FPGA作为深度学习加速协处理器,针对典型机载任务中涉及的空战决策算法,使用高层次综合技术完成深度学习算法在FPGA上部署、优化、加速的全流程设计,收获了明显的加速效果,并为FPGA循环神经网络加速器设计和快速开发提供详细的技术支撑。

摘要： 针对云南边远山区低网络覆盖率和低传输速率下普通移动设备对神经网络处理速度慢、成本高、效率低的问题,提出一种基于APSoC的心音辅助诊断算法的硬件加速方法。在对5122例心音信号进行去噪、特征提取等预处理后,训练CNN网络模型用于心音样本分类。设计通用卷积电路与通用池化电路,将HLS优化后生成硬件电路部署至Zynq-7020 APSoC硬件平台,实现CNN算法的硬件加速。实验结果表明,相同条件下,其分类速度相比Intel-i7-8700提高了35倍,分类准确率仅损失了不到1%。该方法满足了高性能、低功耗、低成本等要求,为先心病初诊辅助诊断提供了一种离线解决方案。

摘要： 低空航拍视角往往背景复杂、目标小而多,难以检测识别,实际飞行器又有低延时和高处理速度的要求。针对该应用场景,文中提出完整的嵌入式FPGA解决方案,多种技术模块化协同地实现深度学习应用的高效部署。由飞行器定向采集制作数据集,基于SSD优化深度学习网络框架;通过高层次综合的方式设计辅助计算核,并定制DPU加速核,共同组成硬件平台,由Vitis工具链统合编译生成嵌入式操作系统镜像;基于Vitis AI技术生成网络推断函数库,基于OpenCL技术设计高层次综合硬件调度函数库,以动态链接库的方式兼容于基于Python设计的多线程主机应用程序中。测试结果表明,测试集上的均值平均精度(mAP)为0.55,实时处理速度约为20 f/s。文中方案在指标上满足了应用需求,并且可推广至其他深度学习的嵌入式部署设计。

摘要： SRAM型现场可编程门阵列(FPGA)在空间辐射环境中容易受到单粒子效应的影响,从而发生软错误,三模冗余技术(TMR)是目前使用最广泛的缓解FPGA软错误的电路加固技术。该文首先介绍了三模冗余技术研究现状,然后总结了三模冗余工具常用的细粒度TMR技术、系统分级技术、配置刷新技术、状态同步技术4项关键技术及其实现原理。随着FPGA的高层次综合技术愈发成熟,基于高层次综合的三模冗余工具逐渐成为新的研究分支,该文分类介绍了当前主流的基于寄存器传输级的三模冗余工具,基于重要软核资源的三模冗余工具,以及新兴的基于高层次综合的三模冗余工具,最后对FPGA三模冗余工具的未来发展趋势进行了总结与展望。

摘要： 同步定位和建图(SLAM)是解决机器人探索未知环境的最基本的方法之一,它能够让机器人在无需预先获得场景定位基础结构的条件下便可以进行定位和避障.作为一个普遍而通用的解决方法,光束平差法被绝大多数的视觉SLAM算法的后端优化环节所采用,但实际应用中需要耗费大量的计算资源和时间.目前,视觉SLAM算法对算力要求越来越高,其中后端性能优化更是直接影响视觉SLAM算法的整个性能.本文提出一种基于FPGA的光束调整加速架构,该架构包括矩阵乘加加速器、舒尔补构造加速单元以及预处理共轭梯度求解器,能够有效地简化求解矩阵规模,以并行化方式加速求解后端优化方程.本文使用高层次综合来实现基于块的预处理共轭梯度加速器的并行化设计,比ARM计算平台提升了27.7倍的执行速度,节省了约95%的能耗,所提出的加速架构能灵活适用于采用各种视觉SLAM算法的光束平差法部分的运算.

摘要： 随着高层次综合工具的快速发展,越来越多的人直接使用C、C++等高级语言来进行集成电路设计以缩短开发周期。虽然大部分高层次综合设计基于Xilinx Vivado HLS工具实现,但其主要被硬件开发工程师所熟悉,而MATLAB具有运算能力强、语法简单易于学习掌握、应用范围广等优势,被众多算法工程师所接受,因此MATLAB高层次综合工具也具有非常宽广的应用前景。为了探究基于MATLAB的高层次综合工具的设计效率,本文基于MATLAB的高层次综合工具,完成了加法器、比较器、四选一数据选择器、乘法器这些基础运算模块的设计。随后,在Xilinx Vivado开发环境中,将高层次综合设计与传统寄存器传输级(RTL)设计进行了性能对比,使用MATLAB进行高层次综合设计功耗变化程度在-5%~10%区间,面积使用量约增加5%,时序改变程度则是-14%~17%。

摘要： 高层次综合技术(High-level synthesis,HLS)是一种将高级语言转化为硬件描述语言的技术.算子调度是高层次综合中至关重要的一步,算子调度是将编译转换生成的控制数据流图中的每一个算子分配到各个控制步中,从而实现满足约束条件下最优或较优的算子调度方案.本文设计了一种基于差分约束系统(system of diference constraints,SDC)的调度算法,在ASAP和ALAP调度的基础上,实现一种优化的调度算法,使算子均匀的分布在各个控制步中,提高资源利用效率.最后通过实验验证了该算法的有效性.

摘要： 文章提出了一种基于高层次综合的MD5算法IP化设计的优化方法.首先采用C语言实现并验证MD5算法,接着利用高层次综合工具HLS将算法转化为RTL实现,并通过阵列划分、流水线插入等策略依次对算法进行优化,以在保证合理硬件消耗的条件下,不断地提高算法的吞吐率.经优化,算法吞吐率提高到100Gbps.最后,添加AXI-Stream总线接口,将算法IP化.

摘要： 高层次综合中的模块分配会直接影响到寄存器分配方案，进而影响到综合后电路的面积、时延、功耗和可测性．本文提出了一种面向可测性的模块分配方案．在讨论了考虑可测性的模块分配原则之后，提出面向可测性的模块分配的权重图模型，并在此基础上给出基于权重图的可测性模块分配算法．按照最大可测性提高的原则，通过动态地修改权重，对模块进行考虑可测性的均衡分配，并最终输出模块分配方案．通过对标准电路的实验表明，除了较小的面积开销外，电路的可测性优于其他方案．

摘要： 本文将以高层次综合中针对集成电路低功耗的优化工作为主,全面介绍当前这一领域的国内外研究进展和所取得的研究成果。

摘要： 为了缩短产品上市时间并降低设计成本,IP复用已经成为IC设计的重要手段。以往利用RTL代码编写的IP,往往是针对特定应用实现的,可移植性和可配置性不高。而将设计的抽象层次从RTL级提高到C++后,可利用软件复用中常用面向对象技术,进行模板化算法设计,从而可真正实现IP Reuse。本文以FFT IP的设计为例,利用面向对象的编程技术,进行了全面可配置的C++ FFI IP代码的设计,并借助Mentot Graphics的高层次综合工具(Catapult Synthesis),无误地将C++ IP综合成针对ASIC/FPGA特性的高质量RTL代码,且速度比手工RTL编码的快10-20倍,并以图表方式给出不同约束下的面积、延迟和吞吐率(10243、12291、14339、4109个时钟周期)的性能,同时提供了集成的验证和综合流程,极大地提高了设计效率。

摘要： 本文综合概述了近年来模拟及信号IC设计方法及其自动化技术的发展状况.首先根据模拟及混合IC的设计流程和层次化设计方法对电路的建模、仿真、综合及符号分析的基本方法及相应的工具做了大致的介绍,然后对模拟及混合IC版图综合、可制造性和可测试性设计情况进行了论述,最后对全文进行了总结.

摘要： 本文综合概述了近年来模拟及信号IC设计方法及其自动化技术的发展状况.首先根据模拟及混合IC的设计流程和层次化设计方法对电路的建模、仿真、综合及符号分析的基本方法及相应的工具做了大致的介绍,然后对模拟及混合IC版图综合、可制造性和可测试性设计情况进行了论述,最后对全文进行了总结.

摘要： 本文综合概述了近年来模拟及信号IC设计方法及其自动化技术的发展状况.首先根据模拟及混合IC的设计流程和层次化设计方法对电路的建模、仿真、综合及符号分析的基本方法及相应的工具做了大致的介绍,然后对模拟及混合IC版图综合、可制造性和可测试性设计情况进行了论述,最后对全文进行了总结.

摘要： 本文综合概述了近年来模拟及信号IC设计方法及其自动化技术的发展状况.首先根据模拟及混合IC的设计流程和层次化设计方法对电路的建模、仿真、综合及符号分析的基本方法及相应的工具做了大致的介绍,然后对模拟及混合IC版图综合、可制造性和可测试性设计情况进行了论述,最后对全文进行了总结.

摘要： CDFG是在综合中比较常用的行为描述的中间表示方式.近来,在系统级芯片SOC中很多软/硬件划分和形式验证也使用CDFG作为行为描述的中间表示方式.本文介绍了一种面向SOC设计的层次化COFG格式,并且给出了严格的定义.这种层次化的CDFG格式在以往的CDFG上进行了扩充,允许使用者定义层次化CDFG,并且给出了层次化CDFG的标准控制结构.文中还提出了CDFG的形态树的概念,这将对准确地理解CDFG又很大的帮助.层次化CDFG致力于尽可能忠实地体现行为描述的内容,有利于高层次SOC设计的使用,同时也顾及了从C或VHDL等行为描述语言到层次化CDFG的转化.

摘要： 本说明书实施例提供一种现场可编程门阵列FPGA的高层次综合和码流生成的方法和装置，包括：获取待执行的C/C++文件；对所述C/C++文件中包含的操作进行划分，得到不同的n个划分方案Pn，n≥1且为整数，基于所述n个划分方案Pn所得到的各自的时钟频率Fn，确定最大时钟频率Fmax和对应的划分方案Pmax，其中所述划分方案Pn中一个时钟周期包含不同的操作数目；根据所述划分方案Pmax，生成结果网表；根据所述结果网表，生成FPGA码流文件。如此，可以提高整个设计的运行效率。

摘要： 本说明书实施例提供一种现场可编程门阵列FPGA的高层次综合方法和装置，包括：获取待执行的C/C++文件；根据操作时间表中存储的不同操作的占用时间，对所述C/C++文件中包含的操作Vn进行划分，n≥1且为整数,生成一个划分方案Pmax，其中所述划分方案Pmax是所述FPGA执行完所述操作Vn所用时间最短的划分方案；根据所述划分方案Pmax，生成对应的网表。如此，可以提高整个设计的运行效率。

摘要： 本公开公开了基于高层次综合的国密算法SM4加速处理方法及系统，FPGA对发送到服务器的待国密算法处理的数据包进行处理，在FPGA上布置好HLS生成的SM4加密的IP核，使用python对IP核进行调用，并且封装成为SM4加密函数；FPGA从服务器内存中将待国密算法处理的数据包进行读取；通过python对SM4加密函数进行调用，实现待国密算法处理的数据包的处理，形成经国密算法处理后的数据包；FPGA将经过国密算法处理后的数据包传送给服务器的内存。

摘要： 本发明涉及一种基于大规模集成电路高层次综合的动态无极消旋系统及方法，包含视频采集模块、视频解码模块、视频存储模块、数据通信模块、视频编码模块、动态无极消旋模块以及本发明中用于降低算法延迟、提高总线带宽利用率而创新设计的像素合并模块即四合一模块。本发明采用高层次综合技术实现动态无极消旋功能，针对采集到的视频图像可以在光电平台中进行实时消旋处理，相比于现有消旋技术，本发明充分利用FPGA并行加速及流水线优化的特点，具有视频分辨率高、消旋范围大、消旋精度高、处理后图像清晰无锯齿、输出延迟低、系统稳定性强、加工容易、功耗低、体积小等优良特性。

摘要： 本申请提供了一种高层次综合方法、其综合装置以及电子设备，该方法包括：获取初始RTL文件以及后端预设条件，初始RTL文件为对数据控制流图进行综合得到的，综合包括调度、分配以及控制器综合，后端预设条件包括分配目标、调度目标、设计优化目标以及结构体嵌套目标中的至少之一；对初始RTL文件进行逻辑综合以及布局布线后获取分析结果，并确定分析结果是否符合后端预设条件；在分析结果不符合后端预设条件的情况下，根据后端预设条件以及分析结果对数据控制流图进行重新综合。本申请保证了最终得到的RTL文件符合分配目标、调度目标、设计优化目标以及结构体嵌套目标等后端预设条件。

摘要： 本发明涉及一种基于大规模集成电路高层次综合的动态无极消旋系统及方法，包含视频采集模块、视频解码模块、视频存储模块、数据通信模块、视频编码模块、动态无极消旋模块以及本发明中用于降低算法延迟、提高总线带宽利用率而创新设计的像素合并模块即四合一模块。本发明采用高层次综合技术实现动态无极消旋功能，针对采集到的视频图像可以在光电平台中进行实时消旋处理，相比于现有消旋技术，本发明充分利用FPGA并行加速及流水线优化的特点，具有视频分辨率高、消旋范围大、消旋精度高、处理后图像清晰无锯齿、输出延迟低、系统稳定性强、加工容易、功耗低、体积小等优良特性。

摘要： 本发明提供的高层次综合的流程布局方法，方法包括以下步骤：获取目标电路的电路描述，根据所述电路描述构建得到所述目标电路对应的控制数据流图；所述控制数据流图为表征目标电路运算操作的有向图；通过平面规划算法对所述控制数据流图进行分割，得到布局约束；对所述控制数据流图进行调度，将调度结果进行绑定得到寄存器传输级描述；根据所述布局约束对所述寄存器传输级描述得到目标网表，根据所述目标网表确定所述目标电路的流程布局；方法通过高层次综合减少布局布线的拥塞情况，同时也能够减少布线过程中跨FPGA block边界带来的延迟增加；可广泛应用于电路仿真技术领域。

摘要： 本发明提供的高层次综合的快速线性规划方法，方法包括以下步骤：构建压缩树库，所述压缩树库包括若干个压缩树，所述压缩树用于描述硬件电路的输入输出以及面积成本；基于所述压缩树库，生成整数线性规划约束，并根据所述整数线性规划约束，构建整数线性规划模型；对所述整数线性规划模型求解，根据求解结果生成压缩树网络描述；根据所述压缩树网络描述，整合得到目标硬件电路描述；法通过通用并行计数器的级联和绑定，从而在不牺牲面积的前提下提高综合后电路的速度，提高时钟频率，能够实现快速线性规划；可广泛应用于电路仿真技术领域。

摘要： 本发明提供的图形化高层次综合电路性能分析方法、系统、装置及介质，方法包括以下步骤：获取目标电路需求，根据目标电路需求确定测试激励程序代码以及硬件模块代码；对测试激励程序代码进行编译转换得到软件描述代码；对硬件模块代码进行编译转换得到硬件描述代码，根据硬件描述代码进行正向编译得到寄存器转换级代码；根据寄存器转换级代码进行反向编译，得到硬件仿真模型；进行代码插桩，对插桩后的硬件仿真模型进行仿真编译，得到硬件仿真描述代码；进行协同仿真，对仿真结果的性能数据以及仿真流程进行可视化展示；极大地减少了人为分析所带来的成本消耗，同时根据仿真模型的特性提高高层次综合的设计效率，可广泛应用于电路仿真技术领域。

摘要： 本发明提供了一种考虑体积管理的连续微流控生物芯片高层次综合方法，基于求解效率高的离散粒子群算法，包括关键技术：1)提出一种适用于考虑体积管理的高层次综合问题的粒子编码方案；2)提出了一种自动化的调度方案生成方法，该方法能够根据粒子编码准确的生成相应的操作调度方案。3)根据该问题的特点，设计了对应的粒子更新策略，加速了算法收敛。该发明能够在较少时间内获得满足体积约束且高质量的高层次综合方案。