Smart scaling technology for advanced FinFET node

机译：用于高级FinFET节点的智能缩放技术

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Because of the complexity of technology the level of engagement between technology and design has been increased more than ever before. Design technology co-optimization (DTCO) is used to describe the process of making with competitive power, performance, area, and yield (PPAY) in various applications. This paper describes smart scaling technologies for advanced FinFET node to make technology more competitive.

机译：由于技术的复杂性，技术与设计之间的互动程度比以往任何时候都增加了。设计技术协同优化（DTCO）用于描述在各种应用中具有竞争力，性能，面积和良率（PPAY）的制造过程。本文介绍了用于高级FinFET节点的智能缩放技术，以使技术更具竞争力。

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来源
《IEEE Symposium on VLSI Technology》|2018年|149-150|共2页
会议地点
作者
Jongwook Kye; Hoonki Kim; Jinyoung Lim; Seungyoung Lee; Jonghoon Jung; Taejoong Song;
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会议组织
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正文语种
中图分类
关键词
Random access memory; Very large scale integration; FinFETs; Libraries; Flip-flops; Redundancy; Threshold voltage;

机译：随机存取存储器;非常大规模的集成; FinFET;库;触发器;冗余;阈值电压;

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