InP DHBT technology and design for 40 Gbit/s full-rate-clock communication circuits

机译：INP DHBT技术与40 Gbit / S全速率时钟通信电路的设计

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In this paper, we present our InP DHBT technology with improved performances, yield and uniformity; and some new designing tools, both of which have allowed to achieve 40+ Gbit/s full-rate-clock circuits, such as the D-Flip-Flop. These circuits have been characterized and packaged.

机译：在本文中，我们介绍了我们的INP DHBT技术，具有改善的性能，产量和均匀性;还有一些新的设计工具，两者都允许实现40多个Gbit / s全速率时钟电路，例如D-Flip-FLOP。这些电路已经表征和包装。

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来源
《Annual IEEE Gallium Arsenide Integrated Circuit Symposium》|2002年||共4页
会议地点
作者
J. Godin; M. Riet; S. Blayac; P. Berdaguer; V. Dhalluin; F. Alexandre; M. Kahn; A. Pinquier; A. Kasbari; J. Moulu; A. Konczykowska;
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中图分类 TN43-53;
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