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首页> 外文会议>ACM/IEEE international symposium on Low power electronics and design >An energy-delay efficient 2-level data cache architecture for embedded system
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An energy-delay efficient 2-level data cache architecture for embedded system

机译：用于嵌入式系统的能量延迟有效的2级数据缓存架构

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We propose a 2-level data cache architecture with a low energy-delay product tailored for the embedded systems. The L1 data cache is small and direct-mapped, and employs a write-through policy. In contrast, the L2 data cache is set-associative and adopts a write-back policy. Consequently, the L1 data cache is accessed fast and is able to provide high cache bandwidth while the L2 data cache is effective in reducing global miss rate. To reduce the penalty of high miss rates caused by the small L1 data cache, we propose an ECP (Early Cache hit Predictor) scheme. The ECP predicts if the L1 cache has the requested data using both partial address generation and L1 cache hit prediction. If so, the L2 data cache is directly accessed. To reduce high energy cost of accessing the L2 data cache due to heavy write-through traffic between the two cache levels, we propose a one-way write scheme. From our simulation-based experiments, the proposed 2-level data cache architecture shows average 3.6% and 50% improvements in overall system performance and energy consumption of the data cache and address generation, respectively.
机译：我们提出了一个2级数据缓存架构，具有针对嵌入式系统量身定制的低能量延迟产品。 L1数据缓存小且直接映射，并采用写入策略。相比之下，L2数据缓存是集关联的，并采用回写策略。因此，L1数据缓存被快速访问，并且能够提供高高速缓存带宽，而L2数据高速缓存可用于降低全局未命中率。为了减少小L1数据缓存引起的高错过率的惩罚，我们提出了ECP（早期缓存命中预测器）方案。 ECP预测L1高速缓存是否具有使用部分地址生成和L1高速缓存命中预测所请求的数据。如果是，则直接访问L2数据缓存。为了降低在两个高速缓存级别之间的重写流量，降低访问L2数据缓存的高能量成本，我们提出了一种单向写入方案。从我们的仿真实验中，所提出的2级数据缓存架构分别显示了平均系统性能和数据缓存和地址生成的整体系统性能和能耗的提高3.6％和50％。

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