• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文会议>Proceedings of the 14th ACM/IEEE international symposium on Low power electronics and design >An energy-delay efficient 2-level data cache architecture for embedded system
【24h】

An energy-delay efficient 2-level data cache architecture for embedded system

机译：嵌入式系统的节能高效的2级数据缓存体系结构

获取原文
获取原文并翻译 | 示例
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

We propose a 2-level data cache architecture with a low energy-delay product tailored for the embedded systems. The L1 data cache is small and direct-mapped, and employs a write-through policy. In contrast, the L2 data cache is set-associative and adopts a write-back policy. Consequently, the L1 data cache is accessed fast and is able to provide high cache bandwidth while the L2 data cache is effective in reducing global miss rate. To reduce the penalty of high miss rates caused by the small L1 data cache, we propose an ECP (Early Cache hit Predictor) scheme. The ECP predicts if the L1 cache has the requested data using both partial address generation and L1 cache hit prediction. If so, the L2 data cache is directly accessed. To reduce high energy cost of accessing the L2 data cache due to heavy write-through traffic between the two cache levels, we propose a one-way write scheme. From our simulation-based experiments, the proposed 2-level data cache architecture shows average 3.6% and 50% improvements in overall system performance and energy consumption of the data cache and address generation, respectively.
机译：我们提出了一种2级数据缓存体系结构，该体系结构具有针对嵌入式系统量身定制的低能耗产品。 L1数据高速缓存很小且直接映射，并采用直写策略。相反，L2数据高速缓存是集关联的，并且采用回写策略。因此，L1数据高速缓存可被快速访问并能够提供高的缓存带宽，而L2数据高速缓存可有效降低全局未命中率。为了减少由较小的L1数据高速缓存引起的高丢失率的损失，我们提出了一种ECP（早期高速缓存命中预测器）方案。 ECP使用部分地址生成和L1缓存命中预测来预测L1缓存是否具有请求的数据。如果是这样，则直接访问L2数据缓存。为了减少由于两个缓存级别之间的大量直写流量而导致访问L2数据缓存的高能耗，我们提出了一种单向写方案。根据我们基于仿真的实验，所提出的2级数据缓存体系结构分别在整体系统性能，数据缓存和地址生成的能耗方面分别平均提高了3.6％和50％。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号