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DAO: Dual Module Redundancy with AND/OR Logic Voter for FPGA Hardening

机译：DAO：双模块冗余与FPGA硬化的和/或逻辑选民

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As device size shrinks, SRAM-based FPGAs are increasingly prone to be affected by single-event upsets (SEUs). SEU mitigation techniques for FPGAs are mostly expensive in terms of area and power costs. This paper proposes a new design for FPGA hardening using dual-modular redundancy (DMR). The duplication operates on lookup-table (LUT) level, and each pair of identical LUTs will be voted by an AND or OR logic voter. By virtue of the fault-masking effect of AND/OR logic, certain faults in duplicated LUTs will not propagate to the next level of the hardened circuit. Results on MCNC'91 benchmarks show that the proposed method can reduce 90% faults with an area overhead of 100% additional number of LUTs, and the runtime of the proposed algorithm is much shorter than other existing methods.
机译：由于设备大小缩小，基于SRAM的FPGA越来越容易受到单事件UPSET（SEU）的影响。 SEU用于FPGA的缓解技术在面积和功率成本方面主要是昂贵的。本文提出了一种使用双模冗余（DMR）的FPGA硬化的新设计。复制在查找表（LUT）级别上运行，并且每对相同的LUT将由AN或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR或OR）。借助于和/或逻辑的故障掩蔽效果，复制LUT中的某些故障不会传播到硬化电路的下一个级别。结果在MCNC'91基准测试表明，该方法可以减少90％的故障，面积超过100％额外数量的LUT，并且所提出的算法的运行时间比其他现有方法短得多。

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