Area Efficient Architecture for Frequency Domain Multi Channel Digital Down Conversion for Randomly Spaced Signals

机译：用于频域的面积高效架构多通道数字下载随机间隔信号

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A complete frequency domain processing based digital down conversion architecture is presented in this paper. The conventional complex NCO multiplication is achieved with direct spectrum rotation and various possibilities for frequency domain filtering are discussed. An FFT-IFFT based architecture is implemented in Xilinx Virtex-6 family XC6VLX240T FPGA platform and synthesis is verified. The overlap and add method at the output of IFFT is employed to avoid time domain overlapping. The results demonstrate highly optimized area implementation with respect to conventional DDC architectures. The synthesis results show that the developed core can work upto clock rates of 250 MHz while occupying only 10% of the FPGA slices.

机译：本文提出了一种基于完整的基于频域处理的数字下转换架构。通过直接频谱旋转实现传统的复合NCO乘法，并且讨论了频域滤波的各种可能性。基于FFT-IFFT的架构在Xilinx Virtex-6系列XC6VLX240T FPGA平台和合成中实现了验证。采用IFFT输出的重叠和添加方法来避免时域重叠。结果表明了传统DDC架构的高度优化的区域实现。合成结果表明，发达的核心可以在250 MHz的时钟速率下工作，同时仅占FPGA切片的10％。

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来源
《International Conference on Advances in Computing and Information Technology》|2013年||共9页
会议地点
作者
Latha Sahukar; M. Madhavi Latha;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类 TP309-532;
关键词
Frequency Domain Filtering (FDF); Digital down conversion (DDC); Sample rate conversion; non-cooperative communication; dynamic decimation;

机译：频域滤波（FDF）;数字下转换（DDC）;样品速率转换;不合作沟通;动态抽取;

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