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首页> 外文会议>International Conference on Information Technology - New Generations >An Area-Time Efficient Architecture for 16 × 16 Decimal Multiplications
【24h】

An Area-Time Efficient Architecture for 16 × 16 Decimal Multiplications

机译：16×16小数乘法的区域时间高效架构

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With growing demands of decimal computations in scientific, financial and many other key applications, area-time efficient hardware implementation of decimal arithmetic is desired. In this paper, we present a parallel architecture for the fixed-point decimal multiplications based on the 8421 BCD representation. By reducing the entries of partial product pre-computations and using a tree structure with carry-lookahead adders (CLAs) as opposed to carry-save adders (CSAs), a significant speedup of the partial product generations (PPGs) and partial product accumulations can be achieved, while at the same time, the hardware overhead can be reduced. The 16 × 16 decimal multiplier using the proposed architecture with a TSMC 90nm technology compares favorably against three other best known decimal multiplier designs in terms of delay-area product.
机译：随着科学，财务和许多其他关键应用中的十进制计算需求不断增长，需要小数算法的面积时间高效的硬件实现。本文基于8421 BCD表示，我们呈现了一种用于定点十进制乘法的并行架构。通过减少部分产品预计算的条目并使用带有携带的携带保护剂（CLA）的树结构而不是随身携带添加剂（CSA），部分产品代（PPG）和部分产品累积的显着加速实现，虽然同时，可以减少硬件开销。使用具有TSMC 90nm技术的提出的架构的16×16个十进制乘法器在延迟区域产品方面对三种其他最佳已知的十进制乘数设计有利地比较。

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