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首页> 外文会议>International Conference on Microelectronics, Computing and Communications >A register-transfer-level description of synthesizable binary multiplier and binary divider
【24h】

A register-transfer-level description of synthesizable binary multiplier and binary divider

机译：合成二进制乘法器和二进制分频器的寄存器传输级别描述

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The paper depicts the RTL (Register Transfer Level) description of Binary Multiplier and Binary Divider. The descriptions are synchronized to the operating clock of the microprocessor. The major operations that get a highlight in this paper is that the multiplier and divider are synthesizable. VHDL (Very High Specific Integrated Circuit - Hardware Description Language) is the language of construct for the design. This work focuses to show that synchronized applications can be implemented at the front-end level of VLSI design methodology.
机译：本文描绘了二进制乘法器和二进制分频器的RTL（寄存器传输水平）描述。描述与微处理器的操作时钟同步。在本文中获得亮点的主要操作是乘法器和分频器是可合成的。 VHDL（非常高的特定集成电路 - 硬件描述语言）是设计的构造语言。这项工作侧重于显示同步应用程序可以在VLSI设计方法的前端级别实现。

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