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首页> 外文会议>Second International Workshop on System-on-Chip for Real-Time Applications, Jul 6-7, 2002, Banff, Alberta >SoC Interconnect in Deep Submicron
【24h】

SoC Interconnect in Deep Submicron

机译：深亚微米级SoC互连

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The migration to using Ultra Deep-subraicron (UDSM) process, 0.25 μm or below has enabled the integration of complete electronic systems onto one single chip. These Systems -on-Chip (SoCs) introduce various challenges in terms of design flows, CAD tools and virtual components. A design methodology that allows component reuse and intellectual property is necessary for achieving the required functionality, performance and testability while minimizing the cost and time to market. This design methodology relies on the use of a standardized connection interface like a shared bus, which presents increasing difficulties in (SoC). This paper describes research directions and various levels of design abstraction to increase the performance of interconnect. These directions include approaches to adopt new analytical models for interconnects, physical design levels and finally ways to face these challenges early in the design flow. To maximize the benefits of this paper, an extensive set of references is given.
机译：迁移到使用0.25μm或以下的超深亚微米（UDSM）工艺使完整的电子系统集成到一个芯片上。这些片上系统（SoC）在设计流程，CAD工具和虚拟组件方面带来了各种挑战。为了实现所需的功能，性能和可测试性，同时最大程度地降低成本和上市时间，必须采用允许组件重用和知识产权的设计方法。这种设计方法依赖于使用诸如共享总线之类的标准化连接接口，这在（SoC）中带来了越来越大的困难。本文描述了研究方向和设计抽象的各个层次，以提高互连的性能。这些方向包括采用针对互连的新分析模型的方法，物理设计级别，以及最终在设计流程的早期阶段应对这些挑战的方法。为了使本文的收益最大化，给出了广泛的参考资料。

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