一种适合营级以下单位使用的AES算法的FPGA实现

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目录

第一章绪 论

1.1 研究背景和意义

1.2 研究现状分析

1.3 本文的研究工作和主要内容

第二章 AES 算法及其安全性分析

2.1 AES 算法的产生

2.2 AES 算法的相关数学知识

2.3 分组密码的一般设计原则

2.4 AES 算法的安全性分析

第三章 AES 算法的结构及流水线技术

3.1 AES 算法结构研究

3.2 流水线技术

3.3 小 结

第四章 CycloneII 系列 FPGA 与 DE2 平台

4.1 Cyclone 器件

4.2 QuartusII 集成开发环境

4.3 DE2 平台

4.4 小 结

第五章 基于 FPGA 的 AES 算法设计实现

5.1 AES 算法在 FPGA 上的设计分析

5.2 AES 算法的基本模块

5.3 加、解密模块的设计

5.4 密钥扩展模块设计

5.5 控制模块设计

5.6 接口模块设计

5.7 小 结

第六章仿真测试

6.1 仿真原理

6.2 加解密系统的功能仿真

6.3 系统的时序仿真

6.4 仿真结果分析

6.5 小 结

第七章总结与展望

附 录

致谢

参考文献