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Implementation materielle d'un reseau sur puce et analyse du fonctionnement dans un environnement multiprocesseurs.

机译：片上网络的硬件实现以及多处理器环境中的操作分析。

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摘要

As the microelectronic industry evolve, the need for more efficient communication networks is important to the success of new System on Chip (SoC) designs. These systems are complex. To manage that complexity, they must be divided into multiple blocks: processors, memories, I/O controllers, specialized hardware blocks, etc. We present an FPGA prototype implementation of a Rotator-on-Chip (RoC), a simple and scalable novel network-on-chip based on the token-ring concept developed in collaboration with STMicroelectronics in Ottawa. The reported prototype design is generic with respect to the number of nodes, data width and address space. Nowadays, several architectures and some commercial products exist, but NoC implementation results are scarce. Our architecture differs from others in the literature, but still uses important basic concepts of NoCs. We first summarize these concepts and review related works. The RoC functionality and the details of our FPGA validation platform are presented. Then we report synthesis results showing a less-than-quadratic area growth with respect to the number of nodes, yet with a quasi-linear aggregate bandwidth growth. For 8 nodes or less, hardware complexity of the RoC is lower than the mesh implementation. For 12 nodes and beyond, the RoC consumes more FPGA resources than a mesh. However, the RoC can support simultaneously all possible one-to-one connections between source and destination nodes, which is not the case for the mesh. In terms of latency, the RoC latency is shown to be 3.7 times lower than that of a mesh. The RoC implementation approximates the performance of a crossbar but uses much less area. The slice utilization is less than 25% of those available on a Xilinx VP100 for a 16 node version of the RoC, supporting an aggregate bandwidth of about 6 GB/s. The implementation has been validated by simulations and implemented on a FPGA development board.
机译：随着微电子行业的发展，对更高效的通信网络的需求对于新的片上系统（SoC）设计的成功至关重要。这些系统很复杂。为了管理这种复杂性，必须将它们分为多个模块：处理器，存储器，I / O控制器，专用硬件模块等。我们介绍了片上旋转器（RoC）的FPGA原型实现，这是一种简单且可扩展的小说基于令牌环概念的片上网络，是与渥太华的意法半导体合作开发的。报告的原型设计在节点数量，数据宽度和地址空间方面是通用的。如今，存在几种架构和一些商用产品，但是NoC实施的结果很少。我们的体系结构与文献中的体系结构不同，但是仍然使用重要的NoC基本概念。我们首先总结这些概念并回顾相关工作。介绍了RoC功能和我们的FPGA验证平台的详细信息。然后，我们报告综合结果，该结果显示相对于节点数量而言，面积的增长小于二次方，但总体带宽却呈现准线性增长。对于8个或更少的节点，RoC的硬件复杂度低于网格实现。对于12个节点及以后的节点，RoC比网状网消耗更多的FPGA资源。但是，RoC可以同时支持源节点和目标节点之间所有可能的一对一连接，而网状网则不是这种情况。就延迟而言，RoC延迟显示为比网状网络低3.7倍。 RoC实现近似于纵横制的性能，但使用的面积却少得多。对于16节点版本的RoC，切片利用率不到Xilinx VP100上可用的25％，支持的总带宽约为6 GB / s。该实现已通过仿真验证，并在FPGA开发板上实现。

著录项

  • 作者

    St-Pierre, Francis.;

  • 作者单位

    Ecole Polytechnique, Montreal (Canada).;

  • 授予单位 Ecole Polytechnique, Montreal (Canada).;
  • 学科 Engineering Electronics and Electrical.
  • 学位 M.Sc.A.
  • 年度 2007
  • 页码 118 p.
  • 总页数 118
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类 无线电电子学、电信技术;
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